JPH03205695A

JPH03205695A - 半導体記憶装置

Info

Publication number: JPH03205695A
Application number: JP2214428A
Authority: JP
Inventors: Noburo Tanimura; 谷村　信朗; Akira Yamamoto; 昌山本; Kazuo Yoshizaki; 吉崎　和夫; Isao Akima; 勇夫秋間
Original assignee: Hitachi Ltd; Hitachi Microcomputer Engineering Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1990-08-15
Filing date: 1990-08-15
Publication date: 1991-09-09
Also published as: JPH0480480B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】この発明は、半導体記憶装置、特にそのセンスアンプの
改良に関する。

スタティック型ランダム・アクセス・メモリ（ＲＡＭ）
におけるコモンデータ線対ＣＤＬ．ＣＤＬの信号を増幅
して、データ出力バソファ回路に伝えるセンスアンプは
、差動ＭＩＳＦＥＴと、その負荷として電流ミラー回路
（アクティブ負荷）とで構成された非対称型差動増幅回
路が用いられていた。したがって、出力信号として、差
動ＭＩＳＦＥＴのドレイン電流の差の電流が得られるた
め、このセンスアンプは、比較的感度を高くするバ＼さいため、コモンデータｉｌｌｃＤＬ，ＣＤＬからの入
カレベル差が大きくなら々げれば、所定の出力電圧が得
られない。

また、このセンス・アンプを構成する素子の特性のバラ
ツキ等により生じるオフセノト電圧が、そのまま次段に
伝えられてしまうという欠点をこのセンス・アンプは持
っている。さらにこのセンス・アンプは、一対の入力信
号レベル差な入力信号として受け、回路の接地電位に対
して上記入力信号レベル差に応じた電位を有する出力信
号を形成する非対称型であるため、次段のロジックスレ
ッショルド電圧の影響を受け、ノイズマージンも小さく
なる。以上のことより、上記センスアンプを用いた場合
、コモンデータ線対ＣＤＬ，ＣＤＬのレベル差を約０．
５ボルトと大きくする必要があり、高速動作化を図る上
で大きな障害となってＬ・る。

この発明の目的は、高速動作化を図った半導体記憶装置
を提供することにある。

この発明の他の目的は、素子の特性のバラツキ，ノイズ
の影響を軽減した高感度のセンスアンプを備えた半導体
記憶装置を提供することにある。

この発明に従えば、コモンデータ線対ＣＤＬ，ＣＤＬの
信号を受け、互いに逆相の出力信号を形成する並列形態
の第１，Ｓｆｒ２の非対称型差動増幅回路がセンスアン
プとして用いられる。

以下、この発明を実施例とともに詳細に説明する。

〔スタティックメモリシステムの構成及び動作〕スタテ
ィックメモリシステムの構成を第１図に従って説明する
。まず、点線で囲まれたプロックダイアグラムはスタテ
ィンクメモリシステムを示しており、このシステムはＳ
−ＲＡＭ　　ＩＣ　　ＡＲＲＡＹ（以下、Ｓ−ＲＡＭと
称する。）並びに計算機の中央処理装置（以下、ＣＰＵ
と称する、図示せず。）とＳ−ＲＡＭとの間のインター
フェイス回路から構成されている。Ｅはバンクアノプの
機能を原理的に表わした電源回路であり、通常は電源Ｅ
。が働いているが、電源Ｅ。をＯＦＦにしたとき或はそ
れが故障したときに補助の電源ＥＢが働きメモリチノプ
の記憶内容を保持するように構成されている。なお、電
源Ｖ。。とＶＳＳは全メモリＩＣに共通と紅っている。

次に上記スタティックメモリシステムとＣＰＵとの間の
入出力信号を説明する。まず、アドレス信号Ａ。−Ａｋ
は実線で囲んだＳ−ＲＡＭ内の２ｋ個のメモリセルのア
ドレスを選択する信号である。

そのうちＡ　ｏ　””Ａ　ｉのアドレス信号は各メモＩ
Ｊ　Ｉ　Ｃに共通なアドレス信号として割り当てられ、
Ａｌ＋ｌ〜Ａｌ（のアドレス信号はｍ列のＩＣアレイの
選択信号として割り当てられ、各列のＩＣに共通なチッ
プセレクト信号ＣＳとして使われる。ＷＥはライトイネ
ープル信号であり、Ｓ−ＲＡＭにおけるデータの読出し
及び書込み命令信号であり、全メモリＩＣのＷＥ端子に
供給される。ＭＳはＳ−ＲＡＭのメモリ動作を開始させ
る、メモリ起動信号である。Ｄ１〜Ｄ，はＣＰＵとＳ−
ＲＡＭとを結ぶデータパスにおける入出力データである
。

次にスタティックメモリシステムをＳ−ＲＡＭと上記イ
ンターフエイス回路に分けて説明する。

まず、Ｓ−ＲＡＭはｎｋピット集積回路（以下、ｎｋと
称する。なお、１ｋビットは２ｌＯ＝１０２４ビットを
示している。）を列にｍ個、行にＢ個配列し、（ｎＸｍ
）ワード×Ｂビットのマトリクス状に結線された工Ｃア
レイより成っている。々お、Ｂ行のＩＣアレイの各行に
おけるメモＩＪ　Ｉ　Ｃのデータ入力端子Ｄｉｎとデー
タ出力端子Ｄ。ｕｔは共通に接続されている。

次にインターフエイス回路を説明する。ＡＤＲはＣＰＵ
から送出されるアドレス信号Ａ。−Ａｋを受信し、Ｓ−
Ｒ．ＡＭの動作にあったタイミングのアドレス信号に変
換するアドレスレシーバである。

ＤＣＲはＳ−ＲＡＭのチップを選択するためのチノプ選
択制御信号（以下、ＣＳ１〜ＣＳｍと称ｋ−１する。ｍ＝２　　　）を送出するデコーダである。

ＤＢＤはＣＰＵとＳ−ＲＡＭとの間のデータ入出力がゲ
ート制御信号ＧＣにより切換えられるデータパスドライ
バである。なおゲート制御信号ＧＣはライト・エナーブ
ル信号ＷＥとメモリ起動信号ＭＳの論理的な組み合わせ
で作られる。

ＩＣアレイのデータ出力Ｄ。１〜ＤＯＢは選択された列
のＩＣ（Ｂ個）のデータ出力端子から読み出し出力信号
を受け、ＩＣアレイのデータ入力ＤＩ．〜ＤＩＢは選択
された列のＩＣ（Ｂ個）のデータ入力端子Ｄｉｎに書き
込みデータを送る。

次にスタティノクメモリシステム内におけるアドレス信
号の働きを説明する。

ＣＰＵからのアドレス信号Ａ。Ｓ−Ａｋは２つの系統に
分けられ、すなわち、アドレス信号Ａｏ＝ＡｉはＳ−Ｒ
ＡＭの各チップ内のメモリマトリクスのアドレス信号と
し℃使用され、アドレス信号Ａｉ＋１〜Ａｌ（はＳ−Ｒ
ＡＭのチップからみた場合、そのチップ全体を選ぶか否
かのチノプ選択信号になる。

〔１６ｋワード×１ビット　Ｓ−ＲＡＭ回路構成〕第２
Ａ図は、記憶容量が１６ｋビット、出力が１ピットのＳ
−ＲＡＭ集積回路（以下ＩＣと称する）の内部構成を示
してＬ・る。

１６ｋピットのメモリセルは、各々が１２８列（ロウ）
×３２行（カラム）＝４０９６ビソト（４ｋビット）の
記憶容量を持つ４つのマトリクス（メモリアレイＭ−Ａ
ＲＹ１〜Ｍ−ＡＲＹ４冫から構成され、各マトリクスは
ロウデコーダＲ−ＤＣＨの左右に２つづつに分けて配置
されて（・る。

ロウ系のアドレス選択ｍ＜フード線ＷＬ１−ＷＬ１２８
，ＷＲＩ〜ＷＲ１２８）には、アドレス信号Ａ。−Ａ５
　１ＡＩ２〜Ａ　１３に基づ（・て得られる２　　＝２
５６通りのデコード出力信号がロウデコーダＲ−ＤＣＲ
より送出される。

このように各マトリクスのメモリーＭ−ＣＥＬはワード
線ＷＬＩ〜ＷＬ１２８，ＷＲＩ〜ＷＲ１２８のいずれか
一本と後に説明する相補データ線対Ｄ１１，ＤＩ１〜Ｄ
１３２，Ｄ１３２の（・ずれか一対とに接続されて（・
る。

アドレス信号Ａｓ　　，Ａａは、４つのメモリマトリク
スのうち１つだけを選択するために用いられる。選択さ
れた１つのメモリマトリクスにおいて１つのカラムを選
択するためにアドレス信号Ａ７〜Ａ　１　，が用（・ら
れる。

メモリマトリクス選択信号ＧＳは上記アドレス信号Ａ，
，Ａ，に基づ（・て４つの組み合せに解読する。

カラムデコーダＣ−ＤＣＲＩ〜Ｃ−ＤＣＲ４はそれぞれ
上記アドレス信号Ａ，〜Ａ　Ｈ　Ｈ　に基づいて２　＝
３２通りのカラム選択用デコード出力信号を提供する。

読み出し時にお（・てコモンデータ線対ＣＤＬ，ＣＤＬ
はコモンデータ線分割用トランジスタＱｌｌＱ１　：・
・・・・・；Ｑ．，Ｑ．）によって各メモリアレイごと
に４分割され、書き込み時にお（・てコモンデータ線対
ＣＤＬ，ＣＤＬは共通に結合される。

センスアンプＳＡＩ　，ＳＡ２　，ＳＡ３　，ＳＡ４は
上記分割されるコモ／データ線対ＣＤＬ，ＣＤＬに対応
してそれぞれ設けられてＬ・る。

この様にコモンデータ線対ＣＤＬ　，ＣＤＬを分割し、
それぞれにセンスア／プＳＡＩ　，ＳＡ２　，ＳＡ３　
，ＳＡ４を設けたねらＬ・はコモンデータ線対ＣＤＬ　
．ＣＤＬの寄生容量を分割し、メモリセル情報読み出し
動作の高速化を図ることにある。

アドレスバッファＡＤＢは１４の外部アドレス信号Ａ。

−Ａ　１　２からそれぞれ１４対の相補アドレ？信号ａ
。−ａ１■を作成し、デコーダ回路（Ｒ−ＤＣＲ　，Ｃ
−ＤＣＲ，ＧＳ　）Ｋ送出する。

内部制御信号発生回路ＣＯＭ−ＧＥは２つの外部制御信
号ＣＳ（チップセレクト信号），ＷＥ（ライトイネーブ
ル信号）を受けて、ＣＳＩ（ロウデコーダ制御信号），
ＳＡＣ（センスアンプ制御信号），ｗｅ（書き込み制御
信号），ＤＯＣ（データ出力バノファ制御信号），ＤＩ
Ｃ（データ入カバソファ制御信号）等を送出する。

〔１６ｋワード×１ビット　Ｓ−ＲＡＭ回路動作〕第２
Ａに示すＳ−ＲＡＭＩＣの回路動作を第２Ｂ図のタイミ
ング図に従って説明する。

このＩＣにおける全ての動作つまりアドレス設定動作，
読み出し動作，書き込み動作は一方の外部制御信号ＣＳ
がロウレベルの期間のみ行なわれる。この際他方の外部
制御信号ＷＥがハイレベルならば読み出し動作を行な（
・、ロウレベルならば書き込み動作を行なう。

まずアドレス設定動作および読み出し動作につ（・て説
明する。

アドンス設定動作は、外部制御信号ＣＳがロウレベルで
ある場合、この期間に印加されたアドレス信号に基づい
て常に行なわれる。逆に外部制御信号ＣＳをハイレベル
にしておくことによって、不確定々アドレス信号に基づ
くアドレス設定動作および読み出し動作を防止できる。

外部制御信号ＣＳがロウレペルにｔよると、ロウデコー
ダＲ−ＤＣＲはこの信号に同期したハイレベルの内部制
御信号ＣＳＩを受げて動作を開始する。上記ロウデコー
ダ（兼ワードドライバ）Ｒ一ＤＣＲは８種類の相補対ア
ドレス信号ａ。−ａ５，ａｌ２〜ａｌ３を解読して１つ
のフード線を選択し、コレヲハイレベルに駆動する。

一方、４つのメモリアレイＭ−ＡＲＹ１〜Ｍ一ＡＲＹ４
のうち（・ずれか１つがメモリアレイ選択信号ｍ１〜ｍ
４によって選択され、選択された１つのメモリアレイ（
例えばＭ−ＡＲＹＩ　）中のｘ゛つの相補データ線対（
例えばＤｉ　１　，　ＤＩ　１　）がカラムデコーダ（
例えばＣ−ＤＣＲＩ　）によって選択される。

この様にして１つのメモリセルが選択（アドレス設定）
される。

アドレス設定動作によって選択されたメモリセルの情報
は分割されたコモンデータ線対のうちの１つに送出され
センスアンプ（例えばＳＡＩ）で増幅される。

この場合、４つのセンスアンプＳＡＩ，ＳＡ２，ＳＡ３
　，ＳＡ４のうち（・ずれか１つがメモリアレイ選択信
号ｍ１〜ｍ４によって選択され、選択された１つのセン
スアンプのみがハイレペルの内部制御信号ＳＡＣを受げ
ている期間動作する。

この様に４つのセンスアンプＳＡＩ　，ＳＡ２　，ＳＡ
３　，ＳＡ４のうち使用する必要の紅（・３つのセンス
アンプを非動作状態とすることにより低消費電力化を図
ることができる。上記非動作状態の３つのセンスアンプ
の出力はハイインピーダンス（フローティング）状態と
される。

センスアンプの出力信号はデータ出力バノファＤＯＢに
より増幅され、出力データＤ。ｕｔとしてＩＣ外部に送
出される。

上記データ出力バソファＤＯＢはハイレベルの制御信号
ＤＯＣを受げてし・る期間動作する。

次に書き込み動作について説明する。

外部制御信号ＷＥがロウレベルになると、これに同期し
たハイレベルの制御信号ｗｅがコモンデータ線分割用ト
ランジスタ（Ｑ．　　，Ｑ．　　；・・・・・・；Ｑ．
，Ｑ４）に印加され、コモンデータ線ＣＤＬ，ＣＤＬが
共通に結合される。

一方、データ人カバッファＤＩＲは、ロウレベルの制御
信号ＤＩＣを受けて（・る期間、ＩＣ外部からの入カデ
ータ信号Ｄｉｎを増幅し前記共通に結合されたコモンデ
ータ線対ＣＤＬ，ＣＤＬに送出する。

上記コモンデータ線対ＣＤＬ　，ＣＤＬ上の入力データ
信号は、アドレス設定動作によっ℃定められたメモリセ
ルＭ−ＣＥＬに書き込まれる。

〔２ｋワード×８ビット　Ｓ−ＲＡＭ回路構成〕第３Ａ
図は、記憶容量が１６ｋビット、出力が８ビットのＳ−
ＲＡＭ集積回路（以下ＩＣと称する）の内部構成を示し
て（・る。

１６ｋビノトのメモリセルは、各々が１２８列（ロウ）
×１６行（カラム）＝２０４８ビット（２ｋピント）の
記憶容量を持つ８つのマトリクス（メモリアレイＭ−Ａ
ＲＹＩ〜Ｍ−ＡＲＹ８　）から構成され、各マトリクス
はロウデコーダＲ−ＤＣＨの左右に４つづつに分けて配
置されて（・る。

ロウ系のアドレス選択線（ワード線ＷＬＩ〜ＷＬ１２８
，ＷＲＩ〜ＷＲ１２８）には、アドレス信号Ａ。−Ａ，
に基づいて得られる２’＝１２８通りのデコード出力信
号がロウデコーダＲ−ＤＣＲより送出される。

このように各マトリクスのメモリーＭ−ＣＥＬはワード
線ＷＬ１〜ＷＬ１２８，ＷＲＩ〜ＷＲ１２８の（・ずれ
か一本と後に説明する相補データ線対Ｄ１１，ＤＩ１〜
Ｄ１３２，Ｄ１３２の（・ずれか一対とに接続されてい
る。

なおワード線中間バッファＭＢＩ，ＭＢ２は、それぞれ
ワード線ＷＬＩ〜ＷＬ１２８，ＷＲＩ〜ＷＲ１２８の末
端での遅延時間をできるだけ小さくするため増幅作用を
有し、Ｍ−ＡＲＹ２とＭＡＲＹ３およびＭ−ＡＲＹ６と
Ｍ−ＡＲＹ７との間に配置されて（・る。

アドレス信号Ａ７〜Ａ，。は、上記８つのマトリクスか
らそれぞれ１つづつのカラムを選択するために用（・も
れる。

カラムデコーダＣ−ＤＣＲは上記アドレス信号Ａ７〜Ａ
１ｏに基づ（・て２’＝１６通りのカラム選択用デコー
ド出力信号を提供する。

アドレスバッファＡＤＢは１１の外部アドレス信号Ａ。

Ｓ−Ａｌ０からそれぞれ１１対の相補アドレス信号ａ。

−ａｌｅを作成し、デコーダ回路（Ｒ−ＤＣＲ，Ｃ−Ｄ
ＣＲ）に送出する。

内部制御信号発生回路ＣＯＭ−ＧＥは３つの外部制御信
号ＣＳ（チップセレクト信号），ＷＥ（ライトイネープ
ル信号），ＯＥ（アウトプノトイネーブル信号）を受け
て、ＣＳＩ（ロウデコーダ制御信号），ＣＳ１２（セン
スアンプおよびデータ人カバノファ制御信号），Ｗ−Ｃ
（書き込み制御信号），ｗ−ｃ−ｏ（データ出力バッフ
ァ制御信号）等を送出する。

［２ｋフード×８ビノト　Ｓ−ＲＡＭ回路動作〕第３Ａ
図に示すＳ−ＲＡＭＩＣの回路動作を第３Ｂ図のタイミ
ング図に従って説明する。

このＩＣにおける全ての動作つまりアドレス設定動作，
読み出し動作，書き込み動作は外部制御ｉ号ｃｓがロク
レベルの期間のみ行なわれる。この際他方の外部制御信
号ＷＥがハイレベルならば読み出し動作を行（・、ロク
レベルならば書き込み動作を行う。

外部制御信号ＯＥは８ビノトの出力信号をＩＣ外部に送
出する際の出力タイミングを制御するために用（・られ
る。

アドレス設定動作は、外部制御信号ＣＳがロウレベルで
ある場合、この期間に印加された信号に基づ（・て常に
行なわれる。逆に外部制御信号ＣＳをハイレベルにして
おくことによって、不確定なアドレス信号に基づくアド
レス設定動作および読み出し動作を防止できる。

外部制御信号ＣＳがロウレペルになると、ロウデコーダ
Ｒ−ＤＣＲはこの信号に同期したハイレベルの内部制御
信号ＣＳＩを受げて動作を開始する。上記ロウデコーダ
（兼ワードドライバ）Ｒ−ＤＣＲは７種類の相補対アド
レス信号ａ。−ａ，ｌを解読して左右一対のワード碕を
選択し、これをハイレベルに駆動する。

一方、カラムデコーダＣ−ＤＣＲは８つのメモリアレイ
Ｍ−ＡＲＹ１−Ｍ−ＡＲＹ８からそれぞれ１つづつのカ
ラムを選択する。

この様にして各メモリアレイごとに１つすなわち合計８
つのメモリセルが選択（アドレス設定）される。

アドレス設定動作によって選択されたメモリセルの情報
は各メモリアレイのコモンデータ線対ＣＤＬ　．ＣＤＬ
に送出され各センスアンプＳＡで増幅される。

上記センスアンプＳＡは外部制御信号ＣＳに同期したハ
イレベルの制御信号ＣＳ１２を受げている期間動作する
。

センスアンプＳＡの出力信号はデータ出力バッファＤＯ
Ｂにより増幅され、出力データＤ。ｕｔｌ〜Ｄｏｕｔ　
８としてＩＣ外部に送出される。

上記データ出力バッファＤＯＢはハイレベルの制御信号
ｗ”ｃ”ｏを受けて（・る期間動作する。

次に書き込み動作について説明する。

外部制御信号ＷＥおよびＣＳが共にロウレベルになると
、これに同期したハイレベルの制御信号Ｗ−ｃが書き込
み制御トランジスタ（　Ｑｌ　　，Ｑｌ　；・・・・・
・；Ｑ．，Ｑ．）に印加され、各コモンデータ線対ＣＤ
Ｌ　，ＣＤＬと各データ人カバッファＤＩＢとが結合さ
れる。

一方、各メモリアレイに対応して設けられたデータ入力
バノファＤＩＢは、ロウレペルの制御信号ＣＳ１２を受
げてｔ・る期間、ＩＣ外部から印加された８つの入カデ
ータ信号Ｄｉｎ１〜Ｄｉｎ８をそれぞれ増幅し、各メモ
リアレイに対応して設けられたコモンデータ線対ＣＤＬ
　．ＣＤＬに送出する。

上記コモンデータ線対上の各入力データ信号は、アドレ
ス設定動作によって定められた８つのメモリセルＭ−Ｃ
ＥＬにそれぞれ書き込まれる。

〔メモリセル回路〕

第４図に第２Ａ図および第３Ａ図のメモリーアレイ中の
１ビットのメモリ・セルＭ−ＣＥＬの回路を示す。この
メモリ・セルは直列接続された負ート型電界効果トラン
ジスタ）Ｑ．，Ｑ．がら成る１対のインバータ回路の入
出力を交差結合したフリップ・フロップと１対のトラン
スミノション・ゲート用ＭＩＳＦＥＴＱ３　，Ｑ，で構
成されて（・る。フリノプ・フロップは情報の記憶手段
として用いられ、トランスミッション・ゲートはフリッ
プ・フロノプと相補データ線対Ｄ　，　Ｄ　（　Ｄ，，
　，Ｄ．，・・・・・・Ｄ，，２，　Ｄ，３，間におけ
る情報の伝達を制御するためのアドレス手段として用Ｌ
・られ、その動作はロウデコーダＲ，−ＤＣＨに接続さ
れたワード線Ｗ（ＷＬＩ，・・・・・・ＷＬ１２８，Ｗ
ＲＩ，・・・・・・ＷＲ１２８）に印加されるアドレス
信号によって制御される。

〔周辺回路〕

第５図に周辺回路、例えば第２Ａ図および第３Ａ図のデ
ータ出力バッファＤＯＢを示す。このデータ出力バノフ
ァＤＯＢでは、制御信号Ｃ。ｎｔが論理”１”（　”Ｖ
ｃｃ　）のとき、出力■。ｕｔが入カ■ｎに従った論理
値と々ると共に非常に低い出力インピーダンスが得られ
、Ｃａｎｔが”Ｏ”のとき、Ｖｏｕｔは入力Ｉｎに関係
しな（・不定のレベルとなる、すなわち非常に高Ｌ・出
力インピーダンスが得られる。このように、高低両出力
インピーダンスを有すバノファは複数のバッファ出力の
Ｗｉｒｅｄ−ＯＲを可能とする。

最終段には、Ｎ（・負荷を高速に駆動できるよう、駆動
能力の太き（・バイボーラ・トランジスタＱ＋ｏｓが使
用され、Ｑ＋ｏｓはＰチャンネルＭＩＳＦＥＴより駆動
能力の太き（・ＮチャンネルＭＩＳＦＥＴＱ＋ｏａと一
緒にプノシープル回路を構成して（・る。

第６図は、以上説明したスタティック型ＲＡＭに用（・
られるセンスアンプＳＡの一実施例を示す回路図である
。

この実施例では、差動ＭＩＳＦＥＴＱ，。１Ｑ　２　０
　！及びそれぞれのドレインに設けられた電流ミラー回
路を構成するアクティブ負荷ＭＩＳＦＥＴＱ２０３　＋
　Ｑｔｏ＊とで構成された第１の非対称型差動増幅回路
Ｐ１　と、Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑｚｏｓ　〜Ｑｖ
ｏａによって構成された上記非対称型差動増幅回路Ｐ，
と同様な構成の第２の非対称型差動増幅回路Ｐ２とが、
コモンデータ線対ＣＤＬ　．ＣＤＬからの信号Ｄｉ　　
＊　Ｄｔ　を受げ、互いに逆相の出力信号Ｄｉ′，／を
形成する。すなわち、第１，第２の非対称型差動増幅回
路Ｐ，，Ｐ，の反転入力端子（−）であるＭ　Ｉ　Ｓ　
Ｆ　Ｅ　Ｔ　Ｑ２ｏｚ　，Ｑｚｏａのゲートには、それ
ぞれ上記信号Ｄｉ．Ｄｉ−が印加される。そして、非反
転入力端子（＋）であるＭＩＳＦＥＴＱ２ｏ＋　＋　Ｑ
２。，のゲートには、交差結線によって信号Ｄｉ，Ｄｉ
がそれぞれ印加される。この実施例では、上記第１，第
２の非対称型差動増幅回路ｐ，，Ｐ，に対して共通の定
電流源を構成するＭＩＳＦＥＴＱ，。，が設げられてＬ
・る。このＭＩＳＦＥ　Ｔ　Ｑｔｏ−に替え、それぞれ
の差動ＭＩ　ＳＦＥＴＱｚｏ＋　＋　Ｑｔｏｔ及びＱ２
０５　＊　Ｑｔｏｓの共通ソースに、定電流源としての
ＭＩ　ＳＦＥＴを設けるものであってもよい。

この実施例では、センスアンプにおける電圧利得を大き
くするため、第１，第２の非対称型差動増幅回路Ｐ，，
Ｐ，からの出力信号ＤｉｌＤｉ’が、Ｍ　Ｉ　Ｓ　Ｆ　
Ｅ　Ｔ　Ｑ２１。〜Ｑ２１，によって構成された上記非
対称型差動増幅回路Ｐ１およびＰ，と同様な構成の第３
の非対称型差動増幅回路Ｐ，に印加され′″ｆｉｔ，・
る。

そして、この第３の非対称型差動増幅回路Ｐ３からの出
力信号ＯＵＴ（Ｄｉ“）が第５図に示したデータ出力バ
ッファＤＯＢの入出力端子ＩＮに伝えられる。

また、上記定電流源としてのＭＩＳＦＥＴＱ２．，，Ｑ
２１，は、第２Ａ図に示すような分割されたセンスアン
プの場合、制御信号ＳＡＣと、メモリアレイ選択信号ｍ
ｉとを受けるインバータ回路ＩＶ，Ｉ　Ｖ　２及ヒＭ　
Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ２１５　〜Ｑｔ＋ａで構成され
た制御回路ＣＯＮＴによってスイッチ制御される。

一方、第３Ａ図の実施例のように、対応するデータ出力
バノファに対して分割されな（・センスアンプの場合に
は、第３Ｂ図に示すような信号ＣＳ１２が上記定電流源
としてのＭＩＳＦＥＴＱ２ｏ−およびＱＨ４のゲートに
印加される。

この実施例によれば、２つの非対称型差動増幅回路Ｐ，
，Ｐ，を用（・て平衡信号Ｉ）　Ｈ　，　Ｄ　，　Ｉを
形成するものである。したがっ℃、それぞれの非対称型
差動増幅回路Ｐ，，Ｐ，がオフセノト電圧を持つもので
あっても、同一のモノリシックＩＣ内に形成された場合
、上記オフセット電圧は同様に生じるため、両者を相殺
させることができる。

また、入力信号Ｄｉ，Ｄｉに同相のノズルがのった場合
でも、これらを相殺させることができる。

しかも、増幅率を高めるために、同様な非対称型差動増
幅回路Ｐ，を次段に設けることができる。

なお、この非対称型差動増幅回路Ｐ，の持つオフセント
電圧は、次段に伝えられるが、上記信号Ｄｉ，ＤＩ’の
信号レベルが太き（・ため、実質的には無視することが
できる。

これにより、オフセノト電圧，及びノイズの影響を軽減
し、かつ、高感度，高増幅率のセンスアンプを得ること
ができる。

ちなみに、コモンデータ線対ｃＤＬ，ｃＤＬからの信号
Ｄｉ，Ｄｉの電圧差が０．２ボルト程度と小さくても、
データ出力バッファＤＯＢを駆動するに十分な出力信号
を、この実施例のセンスアンプＳＡは形成でき、スタテ
ィック型ＲＡＭの高速動作化を図ることができる。

なお、第６図の実施例回路にお（・て、第３の非対称型
差動増幅回路Ｐ，を省略して、信号Ｄ　，／，Ｄｉを、
次段のデータ出力バッファＤＯＢに伝えるものであって
もよ（・。この場合，第５図のデータ出力バッファＤＯ
Ｂでは、インバータ回路Ｇ，０，が省略され、信号Ｄ　
，／　，　Ｄ　，／が端子Ｔ，，Ｔ１に直接入力される
。

この場合には、平衡信号Ｄｉ，Ｄｉ’が出力信号とされ
ることにより、前述のように１つの非対称型差動増幅回
路を用（・る場合に比べ　２倍の増幅率とすることがで
きる。そして、上述のようにオフセット電圧，同相ノイ
ズは相殺させることができる。

第７図には、この発明の他の一実施例のブロンク図が示
されている。

この実施例では、前記同様な非対称型差動増幅回路Ｐ，
，Ｐ，により、平衡信号Ｄ　ｉ’　ｒ　Ｄ　Ｉ’を形成
する。そして、同様な非対称型差動増幅回路Ｐ４　，Ｐ
，を設げて、平衡出力信号ＯＵＴ，ＯＵＴを形成するも
のである。各非対称型差動増幅回路Ｐ，，Ｐ，及びＰ，
，Ｐ，の具体的回路は、第６図の回路と同様であるので
、その説明を省略する。

上記平衡出力信号ＯＵＴ，ＯＵＴは、第５図のデータ出
力バッファＤＯＢでは、インバータ回路Ｇ，。，が省略
され、ゲート回路Ｇ，。．Ｇ，。２の一方の入力端子Ｔ
，，Ｔ，にそれぞれ直接入力される。

この実施例では、出力信号も平衡信号とするものである
ので、出力側非対称型差動増幅回路Ｐ，Ｐ，の持つオフ
セット電圧も相殺させることができる。また、増幅率も
第６図の実施例回路に比べ、２倍と大きくすることがで
きる。

これにより、よりいっそうオフセット電圧，及？ノイズ
の影響を軽減し、かつ、高感度，高増幅率のセンスアン
プを得ることができる。

第８図は、上記非対称型差動増幅回路Ｐの他の具体的一
実施例を示す回路図である。

この実施例は、差動ＭＩ　Ｓ　Ｆ　ＥＴＱｖ＋ｓ　−Ｑ
ｔ■。

の負荷として、ゲートが接地されたＭＩ　ＳＦＥＴＱ２
２１と、これらのＭＩ　Ｓ　Ｆ　ＥＴＱｚ＋−　，Ｑｔ
■の共通ドレインがゲートに接続されたＭ　Ｉ　Ｓ　Ｆ
　Ｅ　Ｔ　Ｑ２２２で構成される。この実施例では、負
荷ＭＩＳＦＥＴＱ２２２のソース，ゲート間電圧を大き
くできるから、電流ミラー回路を用いる場合に比べ高い
増幅率を得ることができる反面、オフセット電圧が大き
くなる。しかし、第６図，第７図における非対称型差動
増幅回路Ｐ，，Ｐ，及びＰ，，Ｐ，のような構成で用（
・る場合には、オフセット電圧が相殺させることができ
るため、問題になることはなく、高増幅率が生かされる
。

第９図は、第６図，第７図の非対称型増幅回路Ｐ，，Ｐ
２ｙモノリシノクＩＣ上に形成した場合のレイアウト図
を示して（・る。

同図にお（・て、太（・実線で示したのはアルミニウム
配線を示し、電源電圧ｖｃｃ，接地ＧＮＤライン，及び
差動Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑｙｏ＋　，Ｑｚｏ２，
及びＱ！ＯＳ＋Ｑｚｏａの共通ソース接続，差動ＭＩＳ
ＦＥＴと負荷ＭＩ　ＳＦＥＴとの共通ドレイン接続のた
めに用いられている。

細（・実線で示したのは、導電性ポリシリコン層を示し
、各ＭＩＳＦＥＴのゲート電極及びこれに関連する配線
のために用（・られる。

破線は、ｐ型又はｎ型の拡散領域を示し、ＭＩＳＦＥＴ
のソース，又はドレイン及び差動ＭＩＳＦＥＴのゲート
交差結線に用（・られる。

そして、一点鎖線は、ｎ型基板上に形成されたｐ型ウエ
ル領域を示してＬ・る。したがって、このＰ　−　Ｗｅ
　Ｉ　ｌ内にｎチャンネルＭＩＳＦＥＴが形成される。

また、凶印はコンタクトを示してＬ・る。

この発明は前記実施例に限定されな（・。

スタティック型ＲＡＭのシステム構成は、種々の実施形
態を採ることができるものである。

【図面の簡単な説明】

第１図〜第９図は、すべてこの発明の一実施例を示して
おり、第１図はスタティックメモリシステムのプロソク
図、第２Ａ図は、Ｓ−ＲＡＭＩＣの内部構成ブロノク図
、第２Ｂ図は、そのタイミング図、第３Ａ図は、他の一
実施例を示すＳ−ＲＡＭＩＣの内部構成プロソク図、第
３Ｂ図は、そのタイミング図、第４図は、メモリアレイ
中の１ピノトのメモリ・セルの回路図、第５図は、デー
タ出力バソファの回路図、第６図は、センスアンプの回
路図、第７図は、他の一実施例を示すセンスアンプのプ
ロソク図、第８図は、上記センスアンプに用（・もれる
他の一実施例を示す非対称型差動増幅回路の回路図、第
９図は、センスアンプの主要部のレイアウト図である。第２＜ＲＥＡＤ　　ＣＹＣＬＥ＞Ｂ図ＤＩＣＤｉｎＤＡＴＡ　ＶＡＬＩＤ＜ＷＲＩＴＥ　ＣＹＣＬＥ＞第３＜ＲＥＡＤ　　ＣＹＣＬＥ＞Ｂ図＜ＷＲＩＴＥ　　ＣＹＣＬＥ＞第４図第６図第７図第８図 ○印” ＯＵＴ

Claims

【特許請求の範囲】１、データ線対からの信号を受けてかかる信号に対し増
幅された出力信号を第１接続点に出力するセンスアンプ
と、上記第１接続点からの信号に基いてプッシュプル駆
動される出力トランジスタとを持つ出力バッファとを備
えてなる半導体記憶装置であって、上記センスアンプは、上記データ線対からの信号をその
一対の入力に受けて一方の位相の出力信号を形成する第
１差動増幅回路と、上記データ線対からの信号をその一
対の入力に受けて上記出力信号に対し逆相の信号を形成
する第２差動増幅回路と、上記第１、第２差動増幅回路
の上記の互いに逆相の出力信号をその一対の入力に受け
る第３差動増幅回路からなり、上記第１ないし第３差動増幅回路は、それぞれ一対の差
動入力素子と、かかる差動入力素子の一方の入力素子の
電流に応答して電流を形成し上記差動入力素子の他方の
入力素子の電流との差に応じた出力を形成する非対称負
荷手段とから構成されてなる、ことを特徴とする半導体記憶装置。２、上記差動入力素子が、第１導電型の差動ＭＩＳＦＥ
Ｔからなり、上記非対称負荷手段が、上記差動ＭＩＳＦ
ＥＴの一方のＭＩＳＦＥＴのドレイン電流をその入力と
し、かつ上記差動ＭＩＳＦＥＴの他方の出力と合成され
るべき出力を形成するカレントミラー負荷回路からなる
ことを特徴とする特許請求の範囲第１項記載の半導体記
憶装置。３、上記出力バッファが、上記第１接続点を介して供給
される信号と、出力制御信号とを受けるゲート回路を備
えてなり、上記出力制御信号によって信号出力状態と、
出力ハイインピーダンス状態とを取るようにされてなる
ことを特徴とする特許請求の範囲第１項又は第２項記載
の半導体記憶装置。４、上記第１ないし第３差動増幅回路は、チップセレク
ト信号を条件とする制御信号によって制御される電流源
と直列接続され、動作電流が制御されるようにされてな
ることを特徴とする特許請求の範囲第１項ないし第３項
のうちの１に記載の半導体記憶装置。