JPH03198336A - 異形状の素子分離領域の接合構造を有する半導体装置 - Google Patents
異形状の素子分離領域の接合構造を有する半導体装置Info
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- JPH03198336A JPH03198336A JP1336657A JP33665789A JPH03198336A JP H03198336 A JPH03198336 A JP H03198336A JP 1336657 A JP1336657 A JP 1336657A JP 33665789 A JP33665789 A JP 33665789A JP H03198336 A JPH03198336 A JP H03198336A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は、異形状の分離領域の接合構造を有する半導体
装置に係り、特にその接合構造の改善に関する。
装置に係り、特にその接合構造の改善に関する。
(従来の技術)
半導体基板の同一主面上に素子を多数形成する場合に、
この素子は互いに電気的に分離する必要がある。このよ
うな電気的に分離する素子分離技術として、oコス(L
OCOS : Localoxidatlon or
the 5ilicon)法と埋め込み法を組み合わせ
た方法によって形成された分離構造が採用されている。
この素子は互いに電気的に分離する必要がある。このよ
うな電気的に分離する素子分離技術として、oコス(L
OCOS : Localoxidatlon or
the 5ilicon)法と埋め込み法を組み合わせ
た方法によって形成された分離構造が採用されている。
第4図は、半導体基板上に前記ロコス法によって形成さ
れた素子分離領域の構造を示す断面図である。
れた素子分離領域の構造を示す断面図である。
すなわち、半導体基板41上に絶縁膜42が形成され、
その絶縁膜42上に選択的に耐酸化性膜(例えば、シリ
コン窒化膜5iNi)43が形成される。そして前記シ
リコン窒化膜S i N 343をマスクとして選択酸
化を行うことにより、半導体基板の所定位置に素子分離
用の厚い絶縁層44を形成することができる。
その絶縁膜42上に選択的に耐酸化性膜(例えば、シリ
コン窒化膜5iNi)43が形成される。そして前記シ
リコン窒化膜S i N 343をマスクとして選択酸
化を行うことにより、半導体基板の所定位置に素子分離
用の厚い絶縁層44を形成することができる。
従って、このロコス法によって形成された素子分離層(
絶縁層44)は、広い面積の素子分離が可能であり、電
気的分離の信頼性が高く、形成も容易に成し得ることが
できる。
絶縁層44)は、広い面積の素子分離が可能であり、電
気的分離の信頼性が高く、形成も容易に成し得ることが
できる。
また第5図は、前記埋め込み法によって形成された素子
分離領域の構造を示す断面図である。
分離領域の構造を示す断面図である。
すなわち、半導体基板51上に保護膜52が形成され、
その保護膜52上にシリコン窒化膜53が形成される。
その保護膜52上にシリコン窒化膜53が形成される。
そして前記シリコン窒化膜53上にレジスト等のマクス
を所定位置に形成して、前記保護膜52と前記シリコン
窒化膜53とを選択的に除去する。さらに前記半導体基
板の内部まで除去をし、溝54を選択的に形成する。
を所定位置に形成して、前記保護膜52と前記シリコン
窒化膜53とを選択的に除去する。さらに前記半導体基
板の内部まで除去をし、溝54を選択的に形成する。
そしてこの半導体基板51上に減圧CVD法等によりシ
リコン酸化膜(S i 02 )を形成する。
リコン酸化膜(S i 02 )を形成する。
そして異方向性エツチング法により、前記溝54に埋め
込まれた部分を除く前記シリコン酸化膜が除去され、素
子分離用の埋め込み形の絶縁層(シリコン酸化膜)55
が形成される。
込まれた部分を除く前記シリコン酸化膜が除去され、素
子分離用の埋め込み形の絶縁層(シリコン酸化膜)55
が形成される。
この埋め込み法は前記ロコス法では実現不可能な微細素
子分離領域の形成が可能である。
子分離領域の形成が可能である。
よって、前記ロコス法と前記埋め込み法を併用すれば、
微細な素子分離領域と広い面積の素子分離領域とが容易
に形成可能になる。よって、この方法の組み合わせによ
る双方の利点を兼ね備えた素子分離領域の接合構造を持
つ半導体装置ができる。
微細な素子分離領域と広い面積の素子分離領域とが容易
に形成可能になる。よって、この方法の組み合わせによ
る双方の利点を兼ね備えた素子分離領域の接合構造を持
つ半導体装置ができる。
(発明が解決しようとする課題)
しかし前述した素子分離領域は、半導体集積回路内で微
細な素子分離領域と広い面積の素子分離領域との接合点
が存在する。
細な素子分離領域と広い面積の素子分離領域との接合点
が存在する。
第6図(a)の平i図は、前記接合点の接合構造を示し
、また同図(b)は同図(a)のX−Y方向の断面図を
示している。すなわち、半導体基板61上に微細な素子
分離領域(埋め込み素子分離領域)62と広い面積の素
子分離領域(ロコス素子分離領域)63とが形成される
。そして第6図の破線で囲む領域Aは、この双方の素子
分離領域の接合箇所を示す。
、また同図(b)は同図(a)のX−Y方向の断面図を
示している。すなわち、半導体基板61上に微細な素子
分離領域(埋め込み素子分離領域)62と広い面積の素
子分離領域(ロコス素子分離領域)63とが形成される
。そして第6図の破線で囲む領域Aは、この双方の素子
分離領域の接合箇所を示す。
この接合箇所は、パターンレイアウトにより回避するこ
とは不可能に近く、逆に接合箇所を設けた方がパターン
レイアウトの設計が容易である。
とは不可能に近く、逆に接合箇所を設けた方がパターン
レイアウトの設計が容易である。
ところが6図に示すような従来の接合点の構造において
、前記ロコス素子分離領域63に対して、前記埋め込み
素子分離領域62が、単に直角に接合されたパターンレ
イアウトが採用された場合、前記ロコス素子分離領域6
3と前記埋め込み素子分離領域62との接合点Bにおい
ては電気的な素子分離特性を確保する必要から両方の分
離領域が重なることが要求される。
、前記ロコス素子分離領域63に対して、前記埋め込み
素子分離領域62が、単に直角に接合されたパターンレ
イアウトが採用された場合、前記ロコス素子分離領域6
3と前記埋め込み素子分離領域62との接合点Bにおい
ては電気的な素子分離特性を確保する必要から両方の分
離領域が重なることが要求される。
しかし、その重なり部分の構造は、前記単一素子分離の
それより複雑となる。また半導体基板中の素子領域の重
なり部分は、素子分離領域の形成の工程で熱膨張等を原
因とするストレスが集中しやすいものとなり、結晶欠陥
の発生をもたらす。
それより複雑となる。また半導体基板中の素子領域の重
なり部分は、素子分離領域の形成の工程で熱膨張等を原
因とするストレスが集中しやすいものとなり、結晶欠陥
の発生をもたらす。
さらに前記素子分離領域をマスクに素子領域に不純物を
拡散して、ソース65.ドレイン66等の不純物拡散層
を形成した場合に、前記拡散層のコーナー形状から、そ
こへの電圧印加によって生じる電界がこの重なり部分に
集中し易()Jす、ジャンクション耐圧の低下を引き起
こすこととなる。
拡散して、ソース65.ドレイン66等の不純物拡散層
を形成した場合に、前記拡散層のコーナー形状から、そ
こへの電圧印加によって生じる電界がこの重なり部分に
集中し易()Jす、ジャンクション耐圧の低下を引き起
こすこととなる。
すなわち、接合点Bに素子分離領域形成の工程で結晶欠
陥の発生を助長すると共に、通常の単一素子分離領域(
例えば、ロコス素子分離領域のみで構成される)の成す
同一構造に比較して、ジャンクション耐圧も低下するこ
ととなる。
陥の発生を助長すると共に、通常の単一素子分離領域(
例えば、ロコス素子分離領域のみで構成される)の成す
同一構造に比較して、ジャンクション耐圧も低下するこ
ととなる。
よって本発明は、埋め込み素子分離領域とロコス素子分
離領域との接合点と接する付近の半導体基板に発生する
結晶欠陥を抑制すると共に、前記接合点と接する不純物
拡散層のジャンクション耐圧を向上する異形状の素子分
離領域の接合構造を有する半導体装置を提供することを
目的とする。
離領域との接合点と接する付近の半導体基板に発生する
結晶欠陥を抑制すると共に、前記接合点と接する不純物
拡散層のジャンクション耐圧を向上する異形状の素子分
離領域の接合構造を有する半導体装置を提供することを
目的とする。
本発明は従来技術の持つ課題を解決するために、半導体
基板上に形成された第1の素子分離領域と、前記半導体
基板上に第1の素子分離領域と接合するように形成され
た前記第1の素子分離領域に対して十分に微細な第2の
素子分離領域との接合点において、前記第1の素子分離
領域の端部を成す一片と前記微細な素子分離領域の一片
とが形成する素子領域を挟む挟み角が、鈍角であること
を特徴とする異形状の素子分離領域の接合構造を用いる
。
基板上に形成された第1の素子分離領域と、前記半導体
基板上に第1の素子分離領域と接合するように形成され
た前記第1の素子分離領域に対して十分に微細な第2の
素子分離領域との接合点において、前記第1の素子分離
領域の端部を成す一片と前記微細な素子分離領域の一片
とが形成する素子領域を挟む挟み角が、鈍角であること
を特徴とする異形状の素子分離領域の接合構造を用いる
。
そして前記第1の素子分離領域が、ロコス法によって形
成されるロコス素子分離領域と、前記第2の素子分離領
域が埋め込み法によって形成される埋め込み素子分離領
域とからなり、前記第1の素子分離領域の端部および前
記第2の素子分離領域の端部の少なくとも、一片が湾曲
に形成されて接合され、その片の接線とで形成される前
記挟み角を鈍角とする。
成されるロコス素子分離領域と、前記第2の素子分離領
域が埋め込み法によって形成される埋め込み素子分離領
域とからなり、前記第1の素子分離領域の端部および前
記第2の素子分離領域の端部の少なくとも、一片が湾曲
に形成されて接合され、その片の接線とで形成される前
記挟み角を鈍角とする。
(作 用)
以上のような構成によると、本発明の素子分離領域の接
合構造は、埋め込み素子分離領域とロコス素子分離領域
との接合点が改良され、この接合点と接する付近の半導
体基板に発生する結晶欠陥を抑制すると共に、前記接合
点と接する不純物拡散層のジャンクション耐圧を向上す
る素子分離領域の接合構造を提供することができる。
合構造は、埋め込み素子分離領域とロコス素子分離領域
との接合点が改良され、この接合点と接する付近の半導
体基板に発生する結晶欠陥を抑制すると共に、前記接合
点と接する不純物拡散層のジャンクション耐圧を向上す
る素子分離領域の接合構造を提供することができる。
(実施例)
以下、図面を参照して詳細に説明する。
第1図(a)は、第1の実施例として、半導体基板上に
形成される集積回路内で広い面積を持つ素子分離領域1
1に微細な埋め込み素子分離領域12が接続する箇所の
接合構造の一部分を示し、同図(b)は、この接合構造
の断面を斜め上から見た斜視図を示す。
形成される集積回路内で広い面積を持つ素子分離領域1
1に微細な埋め込み素子分離領域12が接続する箇所の
接合構造の一部分を示し、同図(b)は、この接合構造
の断面を斜め上から見た斜視図を示す。
すなわち、第1図(a)および(b)は、前記埋め込み
素子分離領域12の11側の端部が、前記素子分離領域
12の一片と例えば20°のテーパー角を有する扇状の
テーパー13として形成される。そして前記埋め込み素
子分離領域12の軸Cと直交方向にある前記ロコス素子
分離領域11の直線状になる一片11aに重ね合わすよ
うに前記埋め込み素子分離領域12のテーパー13部分
を接合させる。
素子分離領域12の11側の端部が、前記素子分離領域
12の一片と例えば20°のテーパー角を有する扇状の
テーパー13として形成される。そして前記埋め込み素
子分離領域12の軸Cと直交方向にある前記ロコス素子
分離領域11の直線状になる一片11aに重ね合わすよ
うに前記埋め込み素子分離領域12のテーパー13部分
を接合させる。
よって前記埋め込み素子分離領域12のテーパー13と
前記ロコス素子分離領域11の直線状になる一片11a
とが成す角度は例えば110°になるように、埋め込み
接合されている。
前記ロコス素子分離領域11の直線状になる一片11a
とが成す角度は例えば110°になるように、埋め込み
接合されている。
つぎに第2図は第2の実施例として、ロコス素子分離領
域に微細な埋め込み素子分離領域が接続する箇所の接合
構造を上から見た正面図を示す。
域に微細な埋め込み素子分離領域が接続する箇所の接合
構造を上から見た正面図を示す。
すなわち、ロコス素子分離領域21の一片の形状を凸形
に湾曲させて形成し、この凸形部分21aに埋め込み素
子分離領域22の長方形状なる端部の一片22aを重ね
合わすように接合させる。
に湾曲させて形成し、この凸形部分21aに埋め込み素
子分離領域22の長方形状なる端部の一片22aを重ね
合わすように接合させる。
そして、前記凸形部分21aは、前記端部の一片22a
と交差する接合点における凸形部分の接線が、前記端部
の一片22aに対して、例えば110°の角度で斜めに
交差して接合するように凸部分を形成する。
と交差する接合点における凸形部分の接線が、前記端部
の一片22aに対して、例えば110°の角度で斜めに
交差して接合するように凸部分を形成する。
つぎに第3の実施例として、第3図にロコス素子分離領
域に微細な埋め込み素子分離領域が接続する箇所の接合
構造を上から見た正面図を示す。
域に微細な埋め込み素子分離領域が接続する箇所の接合
構造を上から見た正面図を示す。
すなわち、第3の実施2例は前記した第2の実施例と同
形状にロコス素子分離領域31の一片の形状を凸形に湾
曲させた凸形部分31aと、第1の実施例の前記埋め込
み素子分離領域32と同形状に端部を扇状にしたテーパ
ー33とを重ね合わせて接合した構造である。
形状にロコス素子分離領域31の一片の形状を凸形に湾
曲させた凸形部分31aと、第1の実施例の前記埋め込
み素子分離領域32と同形状に端部を扇状にしたテーパ
ー33とを重ね合わせて接合した構造である。
すなわち前記埋め込み素子分離領域32の端部が、前記
素子分離領域32の一片と例えば20゜のテーパー角を
有する扇状のテーパー33に形成される。
素子分離領域32の一片と例えば20゜のテーパー角を
有する扇状のテーパー33に形成される。
そして、前記凸形部分31aは、前記テーパー33と交
差する接合点における凸形部分の接線が、前記テーパー
33に対して、例えば130°の角度で斜めに交差して
接合するように凸部分を形成する。
差する接合点における凸形部分の接線が、前記テーパー
33に対して、例えば130°の角度で斜めに交差して
接合するように凸部分を形成する。
従って、前記ロコス素子分離領域と前記埋め込み素子分
離領域の接合点で、それぞれの端部の三片が素子領域上
で交差する挟み角度は鈍角となる。
離領域の接合点で、それぞれの端部の三片が素子領域上
で交差する挟み角度は鈍角となる。
以上のことから、互いの接合点に生じる素子分離形状を
原因とするストレスの発生を従来のように三片が直角に
交差する形状より緩和できる。その結果、素子領域に生
じる結晶欠陥を緩和できる。
原因とするストレスの発生を従来のように三片が直角に
交差する形状より緩和できる。その結果、素子領域に生
じる結晶欠陥を緩和できる。
さらに、その後の素子形成工程で、前記ロコス素子分離
領域と前記埋め込み素子分離領域とをマスクとしてイオ
ン注入し、これによって形成されるMOSトランジスタ
のソース/ドレインに代表される不純物拡散層に電圧を
印加した際に接合付近での電界集中は緩和され、ジャン
クション耐圧の低下を抑制することができる。
領域と前記埋め込み素子分離領域とをマスクとしてイオ
ン注入し、これによって形成されるMOSトランジスタ
のソース/ドレインに代表される不純物拡散層に電圧を
印加した際に接合付近での電界集中は緩和され、ジャン
クション耐圧の低下を抑制することができる。
また、前述した実施例では、白部分を有するロコス素子
分離領域と端部に扇形のテーパーを有する埋め込み素子
分離領域とを組み合わせた接合であったが、これらの形
状に限定されるものではない。すなわち、接合する前記
ロコス素子分離領域の一片と前記埋め込み素子分離領域
の一片とが成す角度が鈍角であれば良い。さらに本発明
の要旨を逸脱しない範囲で種々の変形や応用が可能であ
ることは勿論である。
分離領域と端部に扇形のテーパーを有する埋め込み素子
分離領域とを組み合わせた接合であったが、これらの形
状に限定されるものではない。すなわち、接合する前記
ロコス素子分離領域の一片と前記埋め込み素子分離領域
の一片とが成す角度が鈍角であれば良い。さらに本発明
の要旨を逸脱しない範囲で種々の変形や応用が可能であ
ることは勿論である。
[発明の効果]
以上詳述したような本発明の素子分離領域の接合構造は
、第1の素子分離領域と、これと接合するように形成さ
れた前記第1の素子分離領域に対して十分に微細な第2
の素子分離領域との接合点が両方の領域間で鈍角を持つ
ように改良され、この接合点と接する付近の半導体基板
に発生する結晶欠陥を抑制すると共に、前記接合点と接
する不純物拡散層のジャンクション耐圧を向上する素子
分離領域の接合構造を提供することができる。
、第1の素子分離領域と、これと接合するように形成さ
れた前記第1の素子分離領域に対して十分に微細な第2
の素子分離領域との接合点が両方の領域間で鈍角を持つ
ように改良され、この接合点と接する付近の半導体基板
に発生する結晶欠陥を抑制すると共に、前記接合点と接
する不純物拡散層のジャンクション耐圧を向上する素子
分離領域の接合構造を提供することができる。
第1図(a)は本発明の第1の実施例に係るを斜めから
上から見た斜視図、第2図は本発明の第2の実施例に係
る素子分離領域の接合点を断面の構造を上から見た正面
図、第3図は本発明の第3の実施例に係る素子分離領域
の接合点を断面の構造を上から見た正面図、第4図は従
来のロコス法によって形成された素子分離領域の構造を
示す断面図、第5図は従来の埋め込み法によって形成さ
れた素子分離領域の構造を示す断面図。第6図(a)は
従来のロコス法によって形成された素子分離領域と埋め
込み法によって形成された素子分離領域との接合点での
断面構造を示す断面図、第6図(b)は同図(a)の接
合構造を上から見た平面図。 11.21,31,44.63・・・ロコス素子分離領
域、12,22,32,55.62・・・埋め込み素子
分離領域、13.33・・・テーパー21a、31a・
・・埋め込み素子分離領域の凸形部分、41,51.6
1・・・半導体基板、65・・・ソース、66・・・ド
レイン。 1 第2x
上から見た斜視図、第2図は本発明の第2の実施例に係
る素子分離領域の接合点を断面の構造を上から見た正面
図、第3図は本発明の第3の実施例に係る素子分離領域
の接合点を断面の構造を上から見た正面図、第4図は従
来のロコス法によって形成された素子分離領域の構造を
示す断面図、第5図は従来の埋め込み法によって形成さ
れた素子分離領域の構造を示す断面図。第6図(a)は
従来のロコス法によって形成された素子分離領域と埋め
込み法によって形成された素子分離領域との接合点での
断面構造を示す断面図、第6図(b)は同図(a)の接
合構造を上から見た平面図。 11.21,31,44.63・・・ロコス素子分離領
域、12,22,32,55.62・・・埋め込み素子
分離領域、13.33・・・テーパー21a、31a・
・・埋め込み素子分離領域の凸形部分、41,51.6
1・・・半導体基板、65・・・ソース、66・・・ド
レイン。 1 第2x
Claims (3)
- (1)半導体基板上に形成された第1の素子分離領域と
、前記半導体基板上に第1の素子分離領域と接合するよ
うに形成された前記第1の素子分離領域に対して十分に
微細な第2の素子分離領域との接合点において、前記第
1の素子分離領域の端部を成す一片と前記微細な素子分
離領域の一片とが形成する素子領域を挟む挟み角が、鈍
角であることを特徴とする異形状の素子分離領域の接合
構造を有する半導体装置。 - (2)前記第1の素子分離領域が、ロコス法によって形
成されるロコス素子分離領域と、前記第2の素子分離領
域が埋め込み法によって形成される埋め込み素子分離領
域とからなることを特徴とする請求項(1)記載の異形
状の素子分離領域の接合構造を有する半導体装置。 - (3)前記第1の素子分離領域の端部および前記第2の
素子分離領域の端部の少なくとも、一片が湾曲に形成さ
れて接合され、その片の接線とで形成される前記挟み角
が、鈍角であることを特徴とする請求項(1)記載の異
形状の素子分離層の接合構造を有する半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1336657A JPH0810691B2 (ja) | 1989-12-27 | 1989-12-27 | 異形状の素子分離領域の接合構造を有する半導体装置 |
US07/633,801 US5148258A (en) | 1989-12-27 | 1990-12-26 | Semiconductor device having junction structure of a plurality of element isolation regions |
KR1019900021990A KR940001391B1 (ko) | 1989-12-27 | 1990-12-27 | 이형상의 소자분리영역의 접합구조를 가지는 반도체장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1336657A JPH0810691B2 (ja) | 1989-12-27 | 1989-12-27 | 異形状の素子分離領域の接合構造を有する半導体装置 |
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Publication Number | Publication Date |
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JPH03198336A true JPH03198336A (ja) | 1991-08-29 |
JPH0810691B2 JPH0810691B2 (ja) | 1996-01-31 |
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ID=18301438
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1336657A Expired - Fee Related JPH0810691B2 (ja) | 1989-12-27 | 1989-12-27 | 異形状の素子分離領域の接合構造を有する半導体装置 |
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---|---|
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JP5431638B2 (ja) * | 2006-10-27 | 2014-03-05 | ローム株式会社 | 半導体集積回路 |
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Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62263658A (ja) * | 1986-05-12 | 1987-11-16 | Toshiba Corp | 半導体装置およびその製造方法 |
JPH01181468A (ja) * | 1988-01-08 | 1989-07-19 | Toshiba Corp | 半導体装置 |
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-
1989
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-
1990
- 1990-12-26 US US07/633,801 patent/US5148258A/en not_active Expired - Lifetime
- 1990-12-27 KR KR1019900021990A patent/KR940001391B1/ko not_active IP Right Cessation
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62263658A (ja) * | 1986-05-12 | 1987-11-16 | Toshiba Corp | 半導体装置およびその製造方法 |
JPH01181468A (ja) * | 1988-01-08 | 1989-07-19 | Toshiba Corp | 半導体装置 |
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Publication number | Publication date |
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US5148258A (en) | 1992-09-15 |
JPH0810691B2 (ja) | 1996-01-31 |
KR910013567A (ko) | 1991-08-08 |
KR940001391B1 (ko) | 1994-02-21 |
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