JPH03192814A - パルス発生器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の分野〕 本発明は全体としてサンプリング装置に関するものであ
シ、更に詳しくいえば、当該装置に好適なパルス発生器
に関するものである。

〔従来技術の説明〕

デジタル・ストレージ・オツシロスコープ（ＤＳＯ）　
　および波形デジタイザ（ＷＦＤ）が、たとえば、デジ
タルエレクトロニクスおよび記憶装置、汎用設計作業、
自動化された試験および生産装置、通信技術、レーダ技
術および核技術のような多くの複雑な分野においてます
ます用いられるようになってきている。

それらの分野においてＤＳＯとＷＦＤが有用である理由
となるそれらＤＳＯおよびＷＦＤの特徴は次の通シであ
る。

１、単発の過渡的な電子事象を捕えることができること
。

２、観察される電子事象の前縁部よシ前にデータを捕え
るプレトリガ記録の機能。

３、データを獲得後に処理し、重要な電子事象のデータ
の長期間格納を可能にするデジタル記憶機能。

４、振幅測定および時間測定の精度が高いこと。

５、　フーリエ変換、平均、および技術水準（ｓｔａｔ
ｅ−ｏｆ−ｔｈｅ−ａｒｔ）　　測定に対する他の計算
を使用者が行えるようにする得たデータの後処理機能。

６、外部制御装置またはデータ処理装置による完全な送
話／受話（トーク／リッスン）操作を容易にするＩＥＥ
Ｅ−４８８バスまたはその他の標準バスの態様のデジタ
ル・インターフェイス機能。

７、精度を保証するための自動自己較正機能。

８、感度および時間ベースの自動設定によシ非常に都合
の良いヒユーマン争インターフェイスを行うこと。

９、組込まれた診断機能によυ自己試験を行って、故障
原因発見および修理の作業を能率的に行うことができる
こと。

ＤＳＯとＷＦＤは、捕えるべき入力波形に沿う一連の瞬
時電圧レベルを正確な間隔で迅速に標本化する。それら
のレベルは最終的には対応する２進数の流れに変換され
、デジタルメモリに格納される。その２進数は典型的に
は６ビツトまたはそれ以上である。この点で、メモリは
元の入力波形の正確な写しを含む。それは、更に処理さ
れ、表示され、出力され、あるいは消去される。

ＤＳＯとＷＦＤはこの印象的な１組の性能を提供する唯
一の知られている手段ではあるが、驚くべきことに、そ
れらの手段があらゆる研究所の試験杭の上に見られると
いうふうにはまだなっていない。その理由は簡単である
。現在利用できるアナログーデジタル変換器は遅すぎ、
かつ不正確すぎるのである。既存のアナログ−デジタル
変換器の最高サンプリング速度は、後述する走査変換器
を除き、僅かに１００ＭＨｚ　〜２００ＭＨｚである。

はとんどの知られている変換技術は次の３つの種類のう
ちの１つに入れることができる。

ａ、直接アナログ−デジタル変換。

ｂ、走査変換。

Ｃ０高速入力低速出力変換。

く直接アナログ−デジタル変換〉 低速および中速の＃丘とんどのＤＳＯおよびＷＦＤは、
直接、または実時間、アナログ−デジタル（Ａ−Ｄ　）
変換装置を用いている。それらの装置の通常のアーキテ
クチャは、トラックおよびホールド回路、Ａ−Ｄ変換器
、および高速デジタルメモリを必要とする。

一般に、直接アナログ−デジタル変換装置には下記のよ
うな制約がある。

１、最高速の市販されているＡ−Ｄ変換器は、８ビツト
の分解能で、最高１００ＭＨｚのサンプリング速度で動
作する。

２、少数の製造者が、自己固有の技術を基にし、８ビツ
トの分解能で、２００ＭＨ２で動作するＡ　−Ｄ変換装
置を製造している。

３、ＩＣ製造者が強力フラッシュ変換技術を基にしたモ
ノリシック回路について研究を続けている。８ビツトの
分解能を持ち、２５０ＭＨｚで動作するものが５年以内
に開発されることが期待される。

４、入力波形の帯域幅が広くなるにつれて、既知の全て
の種類の直接Ａ−Ｄ変換装置の分解能は低くなる。ゆつ
くシ変化する入力波形に対する分解能が８ビツトである
と宣伝されている変換器は、入力波形が５０　ＭＨｚに
近づくにつれて分解能はたった４ビツトに低下する。

５、直接Ａ−Ｄ変換装置は複雑で、高い。

６゜　Ａ−Ｄ変換装置からのデータの格納を求められる
デジタルメモリは、非常に高速でなければならない。高
速ＥＣＬランダムアクセスメモリおよび多数の高速論理
素子の使用が普通である。この技術に要する費用はＡ−
Ｄ変換装置自体にかかる費用と同程度である。

〈走査変換〉 走査変換技術は、表示される波形の電子的な「スナップ
」をとることができる半導体ターゲットの組込まれたア
ナログ・オッシロスコープヲ、基本的に利用する。走置
変換装置は最良のアナログ・スコープに等しい帯域幅（
ＩＧＨｚ）を現在達成できるが、アナログ構造に固有の
多くの問題がある。下記のような一般的な観察ができよ
う。

１、走査変換器は単発波形を捕えること、およびデジタ
ル出力を生ずることができる。

２、実効サンプリング速度がＧＨｚ領域まで十分に延び
ている。

３、走査変換器は電子事象のプレトリガ記録ができない
。電子事象のブレトリガ記録は、ＤＳＯおよびＷＦＤに
通常関連する極めて重要な特徴である。この性能を欠い
ていることは非常に重要な欠陥であり、汎用ＤＳＯの基
礎としての考察の対象から走査変換を除外する理由とし
てはそれだけで十分である。

４、走査変換器に用いられる電子ビーム偏向に伴う技術
的事項によシ、走査変換器の精度が上２−に制限される
。この精度は標準の８ビツト（±０．４嗟）ＤＳＯよシ
大幅に劣る。

５、走査変換は、精密な真壁管内に装置される高価なダ
イオード・ターゲットアレイと、広帯域電子ビーム偏向
装置を必要とする。

６、ダイオード・ターゲットアレイおよび走査過程にお
ける障害によりデータ中に混った欠陥を「−掃する」た
めに、得たデータを後処理する必要がある。その結果、
汎用ＤＳＯにとっては長ずざると見なされる遅延時間が
データの獲得と表示の間に導入される。

〈高速入力、低速出力変換（ＦＩＳＯ）＞高速入力、低
速出力変換技術は、入力波形を高速で記録し、次にその
記録を低速で「出力」するアナログメモリを利用する。

そして、非常に低速にされた出力波形が低速で安価なＡ
−Ｄ変換器によシデジタル化され、デジタルメモリに格
納される。入力速度と出力速度の比は典型的には１００
０対１にもできる。

この変換技術は簡単であシ、シたがって費用の面で有利
であるから魅力的である。電荷結合装置（ＣＯＤ）がア
ナログメモリとして最もしばしば採用される。

２つの製造者がＣＯＤを基にした中速（４０ＭＨｚ〜１
２５ＭＨｚサンプリング速度）ＤＳＯを現在供給してい
る。また、ローレンス・リバーモア研究所（Ｌａｗｒｅ
ｎｃｅ　　Ｌｉｖｅｒｍｏｒｅｅ　　Ｌａｂａ）が、　
１００１００Ｏのサンプリング速度を得るために並列動
作する５個のＣＣＤを用いる装置を実演した。そのよう
な高速ＣＣＤは市販されていない。それらのＣＯＤは現
在は「手作シ」の実験的な装置であって、タイミング誤
差、記録過程が非直線的であること、電荷転送の効率が
低い、ノイズが多いことを含めて多くの問題がある。そ
れらの問題の累積効果によシ分解能が低下する。現在の
測定は、出力データが広範凹の誤差訂正操作を受けたな
らば、ローレンス・リバーモアＣＣＤは８ピットノ分解
能を呈することができる。

ＣＯＤ　　を利用するＦＩＳＯ装置の例が米国特許筒４
，３５３，０５７号（バーネット（Ｂｓｒｎｅｔ）　）
　　の明細書に開示されている。

上記応用分野の多くにおいては、サンプリング速度が１
００１００Ｏｔたけそれ以上でサンプリングでき、かつ
データを１０ビット分解能で得られるＤＳＯとＷＦＤを
有することがとくに有利である。しかし、そのように高
いサンプリング速度を達成するためには多くの困難を克
服せねばならない。

第１の困難は、１秒間当、！７１０００メガ個の標本で
動作するＡ−Ｄ変換装置を構成するという意図で設計さ
れた市販の装置が全くないことから生ずる。利用できる
最高速のＡ−Ｄ変換部品はたった１００ＭＨｚで動作す
る。動作速度が３０ＭＨｚよシ高く、１０ビツトの分解
能のデータ変換製品すなわちデータ変換部品を与えるシ
ステムは存在しない。第２の種類の困難は、非常に高速
のサンプリング装置を設計する際に遭遇する固有の物理
的制限および制約を含む。それらの制約は下記の２つの
基本的な種類に分けることができる。

１、サンプリング過程の最高速度を制限する要因。

２、サンプリングされたデータの精度を制限する要因。

サンプリング過程の最高速度を制限する要因は、サンプ
リングを行うために用いられる電子装置の物理的性質に
常に関連する。１００１００Ｏの速度においては、サン
プリング回路は次に備えて、与えられた標本を獲得する
こと、処理すること、格納することおよび自身をクリヤ
することを、１ナノ秒以内で行わなければならない。高
速のＧａＡｓＦｅｔ　　技術でも、実験的な変換器が僅
かに２ビツトまたは３ビツトの分解能で実演されたにす
ぎず、そのような分解能はＤＳＯ応用およびＷＦＤ応用
では役に立たない。

全ての公知の技術態様における固有の制限を基にした、
利用できる唯一の別の技術は、並列処理型アーキテクチ
ャを採用することである。並列処理技術により、個々の
データチャネルをかなシ低い速度で動作させながら、全
体のサンプリング速度を非常に高くすることができる。

たとえば、５００ＭＨｚで動作する２つのサンプリング
装置によシある波形を交互に得られるものとすると、実
効総合サンプリング速度は１００１００Ｏになる。

バーネット（Ｂｅｒｎｅｔ）において開示されている装
置は並列処理アーキテクチャでＣＯＤを利用しているＦ
ＩＦＯ変換器の例である。

しかし、並列処理アーキテクチャは最初に思われたほど
簡単な解決法ではない。それは速さの問題は本当に解決
するが、精度については並列処理アーキテクチャは大き
な問題を含んでいる。獲得すべき波形の周波数が高くな
るにつれて、３つの非常に重要な要因（それらの要因が
もし制御されなければ）が並列サンプリング装置におけ
るサンプリングされたデータの精度を低くする。それら
の要因は次の通シである。

１、　インターリーブされるサンプリングゲートのタイ
ミングを極めて高い精度で制御せねばならない。

２．多数の並列チャネルについて、利得、オフセット、
直線性、ダイナミック応答、および温度ドリフトを厳密
に一致させねばならない。

３、共通の入力ノードに接続されている多数のサンプリ
ングゲートの間の相互作用を十分に抑制せねばならない
。

たとえばタイミングの問題について考えると、１０ビッ
ト分解能システムにおける１つのＬＳＢ（穀下位ビット
）は、フルスケール入力信号の１／１０２４に等しい電
圧のスパンに対応する。最高スルー（ｓｌｅｗ）速度の
点において１０２４分の１の精度で１００ＭＩ（ｚ　の
正弦波を得るためには、標本がとられる正確な時刻のタ
イミングにおける不確かさを、次式で与えられる値より
小さくする必要がある。

ＴはＬＳＢ当シの最大許容タイミング誤差に等しく、■
はフルスケール入力電圧に等しい。

したがって、並列サンプリングアーキテクチャにおいて
タイミング精度を、上の式に示されている高い精度まで
制御する手段がこの分野において非常に必要とされてい
る。

並列処理変換装置の精度はチャネルとチャネルの間の一
致にも非常に依存する。分解能が１０ビツトである変換
装置はチャネル間の利得、オフセット、直線性、ダイナ
ミック応答、温度ドリフトおよび部品の経時変化が１／
１ｏ−よシ高い精度で全て一致することを必要とする。

現在入手できるマイクロ波型半導体装置の基本的な物理
的性質を主な理由として、非常に高速のサンプリング装
置、バッファ等は上記のパラメータに関してはあまシ良
く制御されない項内がある。したがって、それらのパラ
メータを効果的に一致させる簡単で安価な手段もこの分
野において大いに必要とされている。

更に、上記の速さを達成するために、共通入力ノードに
結合されているサンプリングゲートの間の相互作用を抑
制する装置が必要とされ、その分野においても精度が求
められる。

〔発明の概要〕

本発明は、非常に高いサンプリング速度（ＩＧＨｚおよ
びそれより高いオーダー）で、かつ非常に高い精度（１
０ビツトのオーダー）で、広い帯域幅（１００ＭＨｚま
たはそれ以上）の過渡信号をサンプリングする装置であ
る。

好適な実施例は、高い精度を達成するために、マイクロ
プロセッサにより制御されるタイミングその他のパラメ
ータの自動自己最適化を利用するＦＩＳＯ（高速入力、
低速出力）型並列処理変換装置である。全ての性能仕様
を保証するために、自動較正更新のレートは必要なだけ
しばしばなものとする。本発明の他の新規な面は、共通
ノードへ接続されている多数のサンプリングゲートの前
記相互作用を抑制し、前記チャネル間の不一致の問題を
無くすことを助けることである。

一実施例においては、この装置は、善性インピーダンス
に整合した終端インピーダンスを有スる伝送線を含む。

その伝送線は入力信号を受ける入力端子を有する。その
伝送線に沿って８個のサンプリング端子が等しく分布さ
れる。サンプリングパルスを受けた時にサンプリング端
子における入力信号の値をサンプリングするサンプリン
グゲートに、各サンプリング端子は結合される。サンプ
リングパルスの間の期間だけサンプリングされた信号を
保持するバッファの入力へ各サンプリングゲートは結合
され、そのバッファはサンプリングされた入力信号の値
に等しい出力信号を与える。

その出力信号はバッファの出力ポートへ与えられる。

システムクロックが、周波数がｆｃで、周期かＴｃであ
るクロック入力信号Ｑを発生する。

各サンプリングゲートはサンプリングゲートドライバへ
結合される。各サンプリングゲートドライバは時刻ｔｒ
でクロック信号を受信するとともに、位相制御信号を受
ける。サンプリングゲートドライバは、ｔＩ＋ｔＰに等
しい時刻ｔ３　　にサンプリングゲートを作動させるサ
ンプリングパルスを発生する。ここに％ｔ、はクロック
入力信号がサンプリングゲートドライバにおいて受けら
れる時刻、ｔｙ　ｔｉ位相制御信号によシ決定される大
きさを有する可変位相遅延時間である。

クロック信号遅延装置が、一連のサンプリングゲートド
ライバに順次クロック入力信号が受けられる時刻を遅延
時間ｔＤだけ遅延させる。ここに、ｔＤはクロック信号
の周期ｔｃをサンプリングゲートの数で除したものに等
しい。その結果、サンプリングゲートの全体のサンプリ
ング速度がＮｆ。

に等しい。

位相制御信号発生装置が位相制御信号を発生する。それ
らの位相制御信号は各サンプリングゲトドライバへ与え
られる。入力信号の伝播遅延時間と、サンプリング回路
のダイナミック特性の変動とを補償するように、各ドラ
イバにおける１゜の大きさを変えるために、各位相制御
信号の大きさが変えられる。

各高速バッファの出力ボートがＤＥＭＵＸ　　（デマチ
プレクサ）の入力端子へ結合される。ＤＥＭＵＸはＭｔ
ｃの周期にわたって生ずるＭ個の引続くバッファ出力を
与えるＭ個の出力端子を有する。したがって、各ＤＥＭ
ＵＸの出力データ速度は１／Ｍｆｃに等しい。

本発明の別の面に従って、諸Ｄ　Ｅ　ＭＵＸの出力端子
がアナログメモリアレイの入力端子へ結合される。一実
施例においては、それらのメモリアレイはハイブリッド
・メモリモジュールである。本発明の別の面に従って、
データがメモリアレイから読出された時に、ハードウェ
ア書オフセット誤差修正抵抗回路網によυ、格納されて
いるアナログデータからシステムオフセラトル差が差引
かれる。

別の実施例においては、各ＤＥＭＵＸ出力端子へ高速ア
ナログ・デジタル変換器が結合される。それらの高速ア
ナログ・デジタル変換器からの出力が多重化されて連続
デジタル出力データ流となる。

本発明の別の実施例に従って、サンプリングゲートドラ
イバは高精度に制御されるサブナノ秒サンプルパルスを
発生する精密ステップリカバリダイオード（８ＲＤ）の
パルス発生器を含む。

本発明の別の実施例に従って、各サンプリングゲートは
、サンプリングゲートドライバによシ発生されたサンプ
リングパルスにより作動させられるダイオードブリッジ
である。（従って、ゲートドライバは、ブリッジドライ
バまたはパルス発生器とも称される。）一実施例におい
ては、それらのダイオードはショットキ・ダイオードで
ある。

本発明の別の面に従って、Ｎ個の位相制御信号を発生す
る装置は、クロック信号の倍数、または分数、である周
波数を有する試験信号を与える位相較正信号発生器を含
む。試験信号をサンプリングする時にＦＩＳＯサンプリ
ング装置により発生された出力データが次にサンプリン
グされる。試験出力データの大きさを所定の値に調整す
るように位相制御信号の大きさを調整するために、その
サンプリングされた出力データが用いられる。

本発明の別の実施例に従って、サンプリングゲートの動
作に附随するサンプリング過渡状態を迅速に吸収するた
めに、伝送線の構造の物理的寸法と、その伝送線の各端
部における終端抵抗の大きさとが最適にされる。

本発明の別の実施例に従って、パルス発生器は、一対の
ステップリカバリダイオードを含む。一方のステップリ
カバリダイオード（位相制御５ＲＤ）は、クロック信号
の位相に対するサンプリングパルスの位置を制御するた
めに用いられる。他の１つのステップリカバリダイオー
ド（パルス幅制御リカバリダイオード）は、サンプリン
グパルスの幅を制御するために用いられる。クロック信
号の第１のサイクル中に、パルス幅電流ＩＰＷ　の大き
さと、位相制御電流ＩＰＣの大きさとを制御することに
より、ステップリカバリダイオードが充電される。パル
ス幅制御ステップリカバリダイオードの充電電流は！、
に等しく、位相制御ステップリカバリダイオードの充電
電流はＩＰＷ　　　ＩＰＣに等しい。

クロック信号の第２の位相の間は諸ＳＲＤは逆バイアス
される。位相制御ステップリカバリダイオードの回復時
間はクロック信号に対するパルスの位置を決定し、パル
ス幅制御ステップリカバリダイオードの回復時間はサン
プリングパルスの幅を制御する。

各ＤＥＭＵＸモジュール自体は前記入力サンプラーに多
くの面で頌似する多相再サンプリングサブシステムであ
る。ＤＥＭＵＸは並列信号チャネルの総数を増加し、各
チャネルのデータ転送速度をそれに比例して低下させる
。諸ＤＥＭＵＸによυ再サンプリングされるのは、ＤＥ
ＭＵＸのアパーチャ・タイミングの高精度制御の必要を
無くされている、先行する高速バッファの比較的安定な
出力であることに注意されたい。しかし、多数の再サン
プリングゲートの動作に伴うサンプリング過渡状態を迅
速に抑制するために、ＤＥＭＵＸ伝送線サンプリング構
造体の大きさと構造をもう１度最適化せねばならない。

ＤＥＭＵＸ　ドライバとドライバ制御ロジックによりＤ
ＥＭＵＸ再サンプルタイミングが与えられ、かつシステ
ムクロックに同期させられる。入力サンプルの間のＩｎ
ｓステップに関連する時間ねじれ（タイム・スキニー）
を除去するために２つの位相（ＡとＢ）が与えられる。

ＤＥＭＵＸモジュールの出力が、スイッチされるコンデ
ンサ・メモリアレイよシ成るメモリモジュールへ（書込
みモード中に）与えられる。読出しモード中に、スイッ
チされるコンデンサ番メモリ素子はメモリモジュール内
の出力回路へ同様に接続される。それらの出力回路は、
メモリ素子の読出し機能と、次の多重化回路へ高い駆動
レベルを与えるようにそれらのメモリ素子をバッファす
る機能と、後で詳しく説明する高度のシステム誤差修正
をスマートなやり方で行う機能とを行う。

メモリモジュール内の多数の記憶素子がメモリドライバ
により並列にアクセスされる。前記したように、入力タ
イミングのスキューの残シを除去するためにメモリドラ
イバの２つの位相が再び求められる。

読出しモードにおいては、メモリは非常に低い速度でク
ロックされ、その結果生じた出力がマルチプレクサへ並
列に与えられる。そのマルチプレクサはサンプリングさ
れたアナログデータをデジタル化するためにアナログ−
デジタル（Ａ／Ｄ　）変換器へ周期的に与える。こうし
てデジタル形式になっている出力データは、次にマイク
ロプロセッササブシステムへ転送される。そのマイクロ
プロセッササブシステムは、誤差修正と、内部較正と、
データ処理、およびデータ出力を行う。

マイクロプロセッサにより制御される付加較正ループが
、正と負の入力電圧基準およびアース基準を利用して、
チャネル間の直流オフセット要因と利得修正要因を決定
する。それらの周期的に決定される修正要因は、各チャ
ネルに関連する利得パラメータとオフセットパラメータ
を整合させるためにマイクロプロセッサにより利用され
る。

〔実施例〕

好適な実施例はサンプリング速度が１００１００Ｏであ
るＦＩＳＯサンプリング構造である。この装置は、サン
プリングゲートのタイミングを較正するため、および高
速と高精度を得るように多数の並列チャネルの利得およ
びオフセットを較正するための適応較正ループを含む。

第１図は全体のサンプリング構造のブロック図である。

第１図を参照して、進行波サンプリング構造１０が終端
インピーダンス１４と１６を有する伝送線１２を含む。

その伝送線は入力信号を受ける入力端子１８も含む。８
個１組のサンプリング端子２０が伝送線２０に沿って等
しく分布される。サンプリング端子の間隔はＤに等しい
。

進行波サンプリング構造１０は８個のサンプリングゲー
ト２２も含む。各サンプリングゲート２２はサンプリン
グ端子２０へ結合される。識別のためにサンプリング端
子２０には順次番号がつけられ、第１のサンプリングゲ
ートが入力端子１８に最も近い。所与のサンプリング端
子２０に結合されている全ての回路素子には、対応する
サンプリング端子２０の番号と同じ番号がつけられる。

たとえば、第１のサンプリングゲート２２が第１のサン
プリング端子２０へ結合される。

各サンプリングゲート２２の出力端子が高速（サンプリ
ングゲート出力）バッファ２４の入力端子へ結合される
。その高速バッファ２４それぞれハ保持コンデンサ２６
と高インピーダンスバッファ２８を含む。各サンプリン
グゲートはゲートドライバであるパルス発生器３ｏへも
結合される。

各ゲートドライバすなわちパルス発生器３ｏはサンプリ
ングパルス出力端子３２と、クロック信号入力端子３４
と、位相制御入力端子３６とを有しサンプリングパルス
出力端子３２は対応するサンプリングゲート２２へ結合
される。ゲートドライバすなわちパルス発生器３０の詳
細は第１０図および第１１Ａ図〜第１１Ｆ図を参照して
後述する。

クロック４８がクロック出力端子５０にクロック信号を
生ずる。そのクロック出力端子５０は、ひなぎくの花輪
のように結合されている（ｄａｉｓｙｃｈａｉｎｅｄ）
遅延線５４を含むクロック信号遅延装置５２によシゲー
トドライバすなわちパルス発生器３０のクロック入力信
号３４へ結合される。

マイクロプロセッサ５６が各ゲートドライバすなわちパ
ルス発生器３０ヘデジタル位相制御信号を与える。それ
らのデジタル制御信号はマイクロプロセッサ５６からデ
ータバス６０により保持デジタル−アナログ変換器（Ｄ
ＡＣ８）５８へ結合される。ＤＡＣ８５８の出力端子が
対応するゲートドライバすなわちパルス発生器３ｏの位
相制御入力端子３６へ結合される。

較正サイクル相の間に制御可能なスイッチ６４が伝送線
１２の入力端子１８を極６１，６２゜６５．６６ま九は
６８へ結合する。較正信号発生器７０の入力端子Ｔ２が
クロック出力端子５ｏへ結合され、出力端子７４がスイ
ッチの極６８へ結合される。第１の極６６が入力バッフ
ァ６９へ結合されて、サンプリングすべき入力信号を伝
える。

電流ドライバγ８にょシスイッチ６４の摺動子が伝送線
１２の入力端子１８へ結合される。利得およびオフセッ
ト較正サイクル中にスイッチ６４によシ、極６１．６２
，６８．６５が伝送線１２へ順次結合される。極６２は
正較正基準へ結合され、極６１は負較正基準へ結合され
、極６５はアース基準へ結合される。

各高速サンプリングゲート出力バッファ２４の出力ボー
ト２５が対応するデマルチプレクサ（ＤＥＭＵＸ）８０
の入力ボートＴ９へ結合される。

デマルチプレクサ８０はストローブ線８４にょシＤＥＭ
ＵＸドライバ８２Ａと８２Ｂへ結合される。

ＤＥＭＵＸドライバはデジタル線８５にょシタイミング
制御ロジック８８へ接続される。各デマルチプレクサ８
０は４つの出力ボート８６を備える。

各ＤＥＭＵＸ　８０の出力ボート８６はハイブリッド・
メモリモジュール１００の入力端子９９へ結合される。

そのメモリモジュール１ｏｏハストロープ線１０２によ
シメモリドライバ１０１Ａと１０１Ｂへ結合される。

各メモリモジュール１００は、マルチプレ潤２０の入力
端子１１９へ送られる４つの出方１０３を与える。マル
チプレクサの出力端子１２１はＡＤＣ１３０の入力端子
１２９へ結合される。

ＡＤＣ１３０からのデジタル出力信号がバス１３１によ
シマイクロプロセッサへ転送される。マイクロプロセッ
サ５６は制御データをバス６ｏに沿って位相制御ＤＡＣ
８５８へ与え、出力データをバス１５０へ与える。

次に、第１図に示されている回路の動作を説明する。ゲ
ートドライバ３０すなわちパルス発生器は、クロック信
号入力端子３４にクロック入力信号を受けた時にサブナ
ノ秒のサンプリングパルスを発生する。そのサンプリン
グパルスは、高精度で、非常に安定な制御されたパルス
であって、この装置の高いサンプリング速度を容易にす
るものである。このパルス発生器については後で第１０
図を参照して説明する。パルス発生器３ｏの位相制御入
力端子３６に与えられる位相制御信号の振幅を変えるこ
とにより、サンプリングパルスの位置を精密に制御でき
る。この装置の動作を明らかにするために、位相制御装
置を参照することなしにまず説明する。位相制御装置の
詳細については後で詳しく説明する。

ここで第１のサンプリングゲートおよび関連する回路を
参照して、保持コンデンサ２６は入力信号の前の標本を
表す電圧レベルまで充電される。

サンプリングゲート２２と高インピーダンスバッファ２
８が高インピーダンスの負荷を保持コンデンサ２６へ与
え、保持コンデンサが放電することを阻止する。高速バ
ッファ２４の出力は保持コンデンサ２６に充電されてい
る電圧レベルの値を示す。

第１Ａ図は別の実施例を示す。第１Ａ図において、各Ｄ
ＥＭＵＸ出力端子８Ｇが高速アナログ−デジタル変換器
（ＡＤＣ）８７へ結合される。ＡＤＣ８Ｔからの出力が
ＭＵＸ８７Ａにより多重化される。タイミング拳ストロ
ーブ８７Ｂ　がＡＤＣ８７をＤＥＭＵＸ８０のデータ出
力８６と同期してクロックする。

第２図は装置の動作を示すタイミング図である。

第２図にはクロック信号１０２に対するサンプリングパ
ルス１００の位置が示されている。クロック信号１０２
の周波数がｆｃであり、周期がＴ、である。

この実施例ではｆｃは１２５ＭＨｚ　　である。

クロック信号１０２は最短の遅延時間で第１のゲートド
ライバ３０のクロック入力端子において受けられる。し
たがって、クロック信号が立ち上る時刻に等しい時刻ｔ
！に発生される。

第２のブリッジ・ドライバにおけるクロック信号入力は
１遅延時間単位（ｔｏ）だけ遅延させられ、したがって
第２のサンプリングゲートへのサンプリングパルスが時
刻ｔ１＝ｔ１＋ｔＢに発生される。

この実施例においてはｔＤは１ナノ秒に等しい。

図に示されているように、引き続く各ゲートドライバ３
０におけるクロック信号の受信はｔＤだけ順に遅延させ
られる。ｔＤはクロック信号の周期Ｔｃをサンプリング
ゲートの数で除したものであることに注意されたい。し
たがって、第１のサンプリングゲートにおける第２のサ
ンプリングパルスが、第８のサンプリングゲートにおい
て発生されたサンプリングパルスかららを経た時点で発
生される。従って、この装置では、入力信号がｆ、＝１
／ｌＤのレートで標本化される。ｔＤはＴｃ　をサンプ
リングゲートの数で除したものに等しいから、全体のサ
ンプリング速度はクロック周波数ｆｃにサンプリングゲ
ートの数を乗じたものに等しい。この実施例においては
、クロック信号の周波数は１２５ＭＨ２であシ、全体の
サンプリング速度は１００１００Ｏである。

第２図を調べると、与えられた任意のサンプリングゲー
トに対するサンプリングパルスの間の周期がクロック信
号Ｔｃの周期に等しい。したがって、サンプリングゲー
トからの出力はクロック周波数ｆｃでクロックされる。

かくして、たとえば、第１の出力バッファ信号２５がク
ロック速度で変化する。

デマルチプレクサ８０が、第２のサンプリングゲート、
ゲートドライバ、ＤＥＭＵＸ入力信号を保持スル保持コ
ンデンサ、およびＤＥＭＵＸ出力信号を与える高インピ
ーダンスバッファを含む。第１３図および第１４図とＤ
ＥＭＵＸ回路の詳しい説明を参照されたい。ＤＥＭＵＸ
入力がクロック速度ｆ。

でクロックされてバッファの出力をサンプリングする。

とくに、第１のＤＥＭＵＸが、時刻ｔ１．ｔ＋＋Ｔｃ、
ｔｌ＋２ＴＣ１およびｔｌ＋３Ｔｃ　において、第１の
高速バッファ２４の４つの出力をサンプリングする。第
２図を参照して、第１のＤＥＭＵＸモジュール８０の第
１のＤＥＭＵＸ出力８６が、Ｔｃ。

４Ｔｃ等において更新される。同様に、第２の、ＤＥＭ
ＵＸモジュールの第１のＤＥＭＵＸ出力８６が、Ｔｃ＋
ｔＤ、４Ｔｃ＋ｔＤ、ｓ’ｒｃ＋ｔＤ　　等において更
新され、同様な時間増分（遅れ）が３２個のＤＥＭＵＸ
　　出力の全てに与えられる。したがって、ＤＥＭＵＸ
　８０からの各出力信号をクロック周波数ｆｃの４分の
１のレートで読むことができる。この実施例においては
、ＤＥＭＵＸ出力信号のデータ転送速度は３１．２５Ｍ
Ｈｚである。

第２図において、サンプリングパルス（１〜８）が、時
間増分子ｃずつ順次遅延させられる。したがって、対応
するバッファ出力２５に関連するタイミング遷移がほぼ
同じくスキューされたタイミング特性を示す。この実施
例においては、ＤＥＭＵＸストローブの２個のパルス（
ＡとＢ）が、バッファ２４のタイム・スキューされた出
力を再サンプルするために用いられる。相Ａストローブ
がＤＥＭＵＸ　１〜４へ与えられ、相ＢストローブがＤ
ＥＭＵＸ５〜８へ与えられる。

第１図のサンプリング・アーキテクチャが、クロック信
号の４分の１倍に等しい速度でデータを与えながら、ク
ロック信号の周波数の８倍のサンプリング速度を達成す
るように機能する。しかし、入力信号を１００１００Ｏ
でサンプリングするには、次に説明する適応位相制御装
置によシ位置させられる正確なパルスを必要とする。

信号を１００１００Ｏのオーダーで伝播させるためには
伝送線を用いなければならないことがこの技術において
知られている。この装置においては、厚膜ハイブリッド
・マイクロストリップ伝送線構造が利用される。伝送線
上の信号が有限な群速度■。で伝播する。

その有限な群速度は伝送線１２上のサンプリング端子２
０の間で伝播遅延ｔＰＤ　　を生じさせる。

この実施例においては、サンプリング端子２０は約２．
５４ｍｍ　（１インチ）だけ分離されている。

信号が入力端子１８から伝送線１２の端部まで伝播する
のに要する時間は約１７０ピコ秒である。

次に、この伝播遅延により導入されるサンプリング誤差
について第３図を参照して説明する。第３図は、第１の
サンプリング端子２０において測定された入力信号の振
幅を時間の関数として描いたグラフである。

第３図において、入力信号のＡ点が時刻ｔｉに第１のサ
ンプリングゲートにおいて測定される。

Ａ点における信号の振幅はＳ　（Ｌ＋　）である。信号
の振幅が５（ｔｘ＋ｔＤ）である時の、Ｂ点における信
号を第２のサンプリングゲート２２においてサンプリン
グすることが望ましい。

第２図を参照して上で説明したように、第２のサンプリ
ングゲートは、時刻ｔ、＝：　ｔｌ　＋　ｔＤ　にクシ
ツクされる。しかし、第２のサンプリングゲートがクロ
ックされた時に、その第２のサンプリングゲートは０点
において入力信号をサンプリングする。その０点におい
ては入力信号の大きさはＳ（ｔｌ　＋　ｔｐ＋　ｔｐｏ
　）である。伝播遅延ｔＰＤを補償するために、第２の
サンプリングゲート２２の作動を遅延させねばならない
。したがって、Ｂ点において入力信号をサンプリングす
るために第２のサンプリングゲート２２をｔ□＋１Ｄ＋
１．　　においてクロックせねばならない。ここに、ｔ
、は、大きさが位相修正信号３６により決定される位相
修正時間である。

非常に高速のサンプリングのために要求されるタイミン
グ精度のために、サンプリングゲートおよび他の回路に
おいて用いられる回路素子のパラメータの制御できない
変化によシ、簡単にされた固定ハードウェア設計を用い
て、位相修正時間１゜を実現することが阻止される。ま
た、それ自体が温度変化、部品の経時変化、機械的なス
トレス、およびその他の環境要因に依存する種々のサン
プリングゲートおよびその他の回路のダイナミック特性
の変化を補償するために、それらの位相修正時間が必要
とされる。したがって、適応位相制御装置が要求される
。

第４図は適応位相較正ループの簡単にしたブロック図で
ある。第４図において、進行波サンプリング構造１０の
入力端子１８へ高周波試験信号が与えられる。出力デー
タがサンプリングされて、マイクロプロセッサ５６へ送
られる。位相制御データがデータバス６０を介して位相
制御ＤＡＣ８５Ｂへ与えられる。

第１図を参照して、較正信号発生器ＴＯが１２５ＭＨｚ
　　のクロック信号を受け、そのクロック信号にロック
された高い純度の１０００ＭＨｚ　　試験信号を発生す
る。位相較正サイクル中にスイッチ６４の第２の極６８
が伝送線１２の入力端子１８へ結合されるように、入力
スイッチ６４は切換えられる。

第５図は１００１００Ｏ試験信号を示すグラフである。

この試験信号が信号系の零交点（点Ｚｏ　）において第
１のサンプリングゲートによシサンプリングされるもの
とすると、伝播遅延が無ければ、引き続く各標本も零交
点、たとえば２．．２２等でとられる。その理由は、サ
ンプリング信号の周期が遅延線５４によシ導入された１
ナノ秒の遅延に等しいからである。しかし、サンプリン
グゲートの間の伝播遅延のために、第２の標本が零又点
の少し前（たとえばＥ点）に生じ、第３０標本がＦ点で
生ずる等である。伝播遅延および部品の変化とは独立に
、各サンプリングゲート２２がＩＧＨ７の試験信号の零
交点の希望の範囲内で入力信号をサンプリングするよう
に、各ゲートドライバ３０からのサンプリングパルスの
タイミングを調整することが、位相制御装置の目的であ
る。

次に、位相伝播遅延と、サンプリングゲートにおけるダ
イナミック応答の変化とによる誤差を打消す位相制御信
号を発生するアルゴリズムを、第６図の流れ図を参照し
て説明する。所与のサンプリングゲート、たとえば第１
のサンプリングゲートに対する制御アルゴリズムが第６
図に示されている。

その第１のサンプリングゲートｈｌｏ００ＭＨｚの試験
信号をクロックされる周期ごとにサンプリングする。次
に、第１の高速バッファ２４からのサンプリングされた
データの大きさが、サンプリング構造を利用すべき特定
の環境により決定される誤差パラメータ（Δ０　）と比
較される。サンプリングされた信号の大きさがΔよシ小
さいとすると、第１のサンプリングゲートが較正済とさ
れ、位相制御信号は変えられない。しかし、サンプリン
グされた信号の大きさがΔ（デルタ）よシ大きいとする
と、ｔｐの値を変え、サンプリング誤差ＳＰＤを小さく
するために、位相制御信号が大きくされる。全てのサン
プリングゲートからのサップリングされた信号の大きさ
がΔ（デルタ）よシ小さくなるまで、位相較正ループが
繰返えしサイクルされる。全てのサンプリングゲートか
らのサンプリングされた信号の大きさがΔ（デルタ）よ
シ小さくなった時に装置が較正済とされる。この実施例
においては最短時間増分１．は３ピコ秒である。

回路に固有のＤＣ利得およびオフセットの変化を修正す
るためにマイクロプロセッサ較正ループも用いられる。

制御可能なスイッチ６４が、正較正基準６７と、負較正
基準６３と、アース基準６５を、ＦＩＳＯサンプリング
装置８の入力端子１８へ順次結合する。

装置は各較正基準をサンプリングし、装置の出力データ
がマイクロプロセッサ５６に格納される。

正および負の較正レベル試験信号に応答して、ＦＩＳＯ
サンプリング装置８によシ発生された出力データから各
並列素子利得値を計算するようにマイクロプロセッサ５
６はプログラムされる。アース較正レベル試験信号に応
答して発生された出力データから各並列素子のＤＣオフ
セット値が計算される。

それらの計算された利得とオフセット値が、実際の入力
波形をサンプリングする時に、ＦＩＳＯサンプリング装
置８により発生された出力データを修正するためにマイ
クロプロセッサ５６によシ用いられる。

次に、ＤＥＭＵＸ８０　からのデマルチプレックスされ
たアナログデータがアナログメモリアレイへ転送される
。この実施例においては、メモリの深さ記録長は１０２
４ｉ本である。第７図はメモリ装置のブロック図である
。このメモリは４Ｘ３２の長方形アレイの内部配置され
た厚膜ノーイブリッド・モジュール１００で構成される
。そのようなノーイブリッド１００が８個で全メモリの
深さが得られる。各列ドライバによって全部で１６個所
のメモリ場所が同時にアドレスされる。全１０２４のメ
モリは３２の相Ａ列と３２の相Ｂ列を要する。

第８図はメモリハイブリッドの内部構造と、１つのメモ
リセルの構造を示す。書込みモード中はアナログバス１
６２がＦＥＴ書込みスイッチ１５９を介してＤＥＭＵＸ
８６　へ接続される。メモリセル１５２の垂直列が、ア
ナログバス１６２に妥当なアナログデータが現われるの
と同期して、アナログバス１６２へ周期的に結合される
。メモリセルＦＥＴ１５６が、アナログバスに存在する
電圧値までメモリコンデンサ１５８を１０ビツトよシ十
分に高い精度で充電させる３２個の列ドライバ１５４の
１つにより、導通状態に駆動される。その充電動作が終
ると（この実施例では約１５ｎｓ）　、ＦＥＴスイッチ
１５６がターンオフされて、コンデンサ１５８にアナロ
グデータが格納される結果となる。アナログデータはメ
モリセルに連続して再書込みでき、その結果として、書
込みモードが終るまで元の格納されているデータが完全
に消去される。書込みモードが終った時は、最後に得ら
れたアナログデータがメモリセルに格納される。

この装置はフルメモリ幅ブレトリガ記録性能を有する。

観察された電子事象の前線部より先に格納されたデータ
を解析するために、装置のメモリの内容を読出すことが
できる。

読出しモードの初めにＦＥＴスイッチ１５９が開かれ、
読出しモードＦＥＴスイッチ１６５は閉じられる。最初
にリセットＦＥＴスイッチ１６６も閉じられて、この実
施例では高利得ＦＥＴ演算増幅器である仮想アース増幅
器１６８の作用によυ、全てのアナログバスをノード１
６７０基準アースまで放電させる。次に、データの読出
しに備えてリセットスイッチ１６６が開かれる。この時
に３２列のストローブ１５４のうちの１つが作動して、
４個の各ＦＥＴスイッチ１５６がメモリコンデンサ１５
８をアナログパス１６２へ接続できるようにする。読出
しストローブスイッチが閉じられているから、コンデン
サ１５８が仮想アース増幅器１６０の仮想アースノード
１８７へ接続される。その結果として、コンデンサ１５
８からほぼ全ての電荷が除去され、それらの電荷は増幅
器の帰還コンデンサ１６４に集められる。その結果とし
て生じたメモリの電圧は増幅器１６０の出力端子上に表
され、第１図の３２対１マルチプレクサ１２０の４つの
端子の入力へ与えられる。各装置に８個の同様なメモリ
モジュールがあるから、増幅器１６０の３２の出力の全
てが３２＝１マルチプレクサ１２０へ与えられる。それ
からそのマルチプレクサはサイクルして容入力を１２ビ
ットアナログ−デジタル変換器１３０へ与える。そのア
ナログ−デジタル変換器においてそれらの入力はデジタ
ル化され、標準の半導体メモリにデジタル形式で格納さ
れる。デジタル化サイクルが終った後で、リセットスイ
ッチ１６６が短時間開じられ、第１のメモリ列がスイッ
チオフされ、リセットスイッチが開かれ、第２の列スト
ローブ１５４が作動させられて第２の読出しサイクルを
開始する。３２０列の全てが読出されるまで、その一連
の動作が行われる。第８図を参照して、仮想アース増幅
器１６０の正入力点すなわち基準入力ノード１６７が、
Ｒ１６７とＲ１６９より成る回路網により　ＤＥＭＵＸ
出力端子８６へ結合される。この回路は重要なオフセッ
ト誤差修正機能を行う。そのオフセット誤差修正機能に
ついては次に説明する。

読出しモード中は、制御可能なスイッチ６４（第１図参
照）が接地されている極６５を伝送線１２に結合し「零
」基準を設定する。入力サンプリングゲート２２とＤＥ
ＭＵＸモジュール８０がこの１零」基準のサンプリング
を続けて、前記回路に関連する全ての装置ＤＣオフセッ
トとともに、その「零」基準をＤＥＭＵＸ出力端子８６
へ転送する。

このオフセットは誤差電圧であって、書込みモード中に
サンプリングされたデータに加えられたものであり、し
たがって希望のデータとともに格納コンデンサ１５８に
格納される。読出しモード中に誤差電圧が回路網Ｒ１６
７、Ｒ１６９Ｋよシ希望のデータから差引かれる。メモ
リセルコンデンサ１５Ｂと仮想接地出力コンデンサの伝
達利得（通常は−１）に近く近似させるために、それら
の抵抗器は製作中に調整される。これにより、入力回路
に関連するオフセット誤差とＤＣドリフト誤差が５０分
の１のオーダーで抑制される。

第４図〜第６図を参照して説明したマイクロプロセッサ
制御器較正ループは、装置のオフセットも修正すること
に注目されたい。しかし装置はしばしば較正されるわけ
ではない。ＤＣオフセットを各較正サイクルの間で移動
させる大きな要因は、装置内の温度変化によシひき起さ
れる温度ドリフトである。したがって、前の節で述べた
オフセット誤差修正回路の目的は、各メモリ読出しサイ
クル中に付加ハードウェアによシ実現されるオフセット
修正である。

次に第９図を参照する。入力進行波サンプリング構造は
インピーダンス２゜を有し、特性インピーダンス１４と
１６によシ終端された進行波伝送線構造１２で構成され
る。伝送線１２はプリントされたハイブリッド基板上に
付着された金属膜を備える厚膜構造である。サンプリン
グゲート２２は、速い応答時間のためにシコットキ・ダ
イオードを用いる４（ファラド）ダイオード拳ブリッジ
である。（従って、ゲートドライバ３ｏは、ブリッジド
ライバとも称される。）伝送線上の信号の値のほぼ１０
０％をサンプリングゲートすなわちサンプリング・ブリ
ッジ２２の導通時間内に保持コンデンサ２６を充電でき
るように、伝送線１２の長さと特性インピーダンスが定
められる。サンプリングゲート２２の６００ｐｓの導通
時間内で１０ビツトの精度を達成するために、保持コン
デンサ２６を有するサンプリングゲート２２の実効抵抗
値に加え合わされる特性インピーダンスｚｃ／２は、こ
の実施例においては８０　ｐｇよシ短い実効ＲＣ充電時
定数を持たなければならない。

また、保持コンデンサ２６の充電に関連する過渡インパ
ルスは、サンプリングゲート２２の６００ｐ８の充電時
間内に終端抵抗器１４と１６によシ吸収せねばならない
。さもないと、残っている過渡インパルスが装置のサン
プリング精度を低くする。

この実施例においては、伝送線１２と終端抵抗器Ｒ１４
、Ｒ１６の境界に起る多重反射によシ過渡サンプリング
インパルスがしだいに吸収される。

特性インピーダンスが通常３０オームであって、長さが
通常約２０．３ｍｍ（０，８インチ）であシ、全ての寄
生分を含めた終端抵抗器のインピーダンスが伝送線の特
性インピーダンスに±１０−以内で整合している伝送線
が、サンプリング装置をして１０ビツトの精度を達成す
るために過渡インパルスを十分に減衰させる。

入力信号電流が進行波伝送線１２へ与えられる。

位相調整可能な各ブリッジドライバすなわち各ゲートド
ライバ３０が、それの結合されているサンプリングゲー
ト２２を作動させるために、超高速の、正確に位置させ
られた標本パルスを発生する。

その標本パルスは、平衡させられたフェライト製トロイ
ダル伝送線トランス１７０を通って送られる。

高速パルスがサンプリングゲート２２を導通状態に置く
ことを除き、バイアス抵抗器１７１がクランプダイオー
ド１７２，１７３を導通状態にする。数ピコ秒まで制御
されるその正確な時刻に、ダイオード・ブリッジが導通
状態にされて、進行波伝送線１２上の信号レベルの値ま
で保持コンデンサ２６を充電する。第１２図に詳しく示
されている高インピーダンスＦＥＴバッファ２８が、テ
マルチプレクサ８０（第１図）のためにその信号をバッ
ファする。

〈パルス発生器〉 第１０図には高速の位相調整可能なゲートドライバすな
わちパルス発生器３０が詳しく示されている。第１０図
を参照して、差クロック入力端子１８０が、ＣＩ、Ｃ２
を介して差動対１８２のＱｌ。

Ｑｌ（１８２Ａ、１８２Ｂ）のベースへ結合される。Ｑ
ｌのコレクタはノード１８３へ結合され、その回路点は
トランジスタＱ３．Ｑ４のベースを介してダイオード・
ブリッジ１８４のノード１８４Ａと１８４Ｂへ結合され
る。Ｑｌのコレクタがノード１６８Ａへ結合される。そ
のノード１６８Ａはパルス幅制御電流源１８８へ結合さ
れ、かつダイオードＤ９を介して接地される。ノード１
８６がダイオードＤ８を介して出力ノード１９０へ結合
される。ステップリカバリダイオード（ＳＲＤ２）１９
２の第１の端子が出力ノード１９０へ結合され、第２の
端子が駆動ノード１９４へ結合される。５ＲＤＩ　１９
Ｇの第１の端子が接地され、第２の端子が駆動ノード１
９４へ結合される。５ＲＤ１　１９６および５ＲＤ２１
９２はＪ畝方向電流を第１の端子から第２の端子へ流す
。

駆動ノード１９４がダイオード・ブリッジ１８４のノー
ド１８４Ｃへ結合される。制御可能な駆動電流可変電流
源１９８がインダクタＬを介してダイオード・ブリッジ
１８４のノード１８４Ｄへ結合される。制御可能な遅延
電流源２００がダイオード・ブリッジ１８４のノード１
８４Ｅへ結合される。位相調整電流入力端子３６が遅延
電流源２００へ電流を供給する。

出力ノード１９０はダイオードＤＩを介してＴ１人力ノ
ード２０２へ結合される。パル／（ｂａｌｕｔ＋）Ｔ１
　２０４が　Ｔ１ノード２０２を差動対２０６のＱ６と
Ｑ７のエミッタへ結合する。Ｑ６とＱ７のコレクタがバ
ルンτ２１ＴＯの端子へ結合される。端子２０８が４ダ
イオード・サンプリングゲート２２へ結合される。

この回路の動作を示すタイミング図が第１１Ａ図〜第１
１Ｆ図に示されている。第１１Ａ図の差入力信号が差ク
ロック入力端子１８０へ与えられると、トランジスタＱ
１　１８２Ａ　　のコレクタノード１８３における電圧
レベルが第１１Ｂ図のように現われる。サイクルの負の
半分の間は、ステップリカバリダイオード（ＳＲＤＩ）
１９６　を充電する電流は電流源ｌ５（１８８）と、Ｑ
５（２００）のコレクタにおける正確な増幅器によ多制
御される電流との差に等しい。ノード１８３における波
形が正になると、トランジスタＱ２（１８２Ｂ）が電流
源Ｉｓ　（１８８）のための電流吸収器として機能する
。正確な増幅器により制御される電流源（２００）がダ
イオドＤ４（１８９Ａ）を通じて迂回させられると、駆
動電流源Ｉ２がダイオードＤ５（１８９Ｄ）を通じての
ステップリカバリダイオード（ＳＲＤＩ）１９６の放電
を開始する。

次に、波形Ｂ、Ｃ，Ｄ（第１１Ｂ図、第１１Ｃ図および
第１１Ｄ図）の関係について説明する。

波形Ｂが負のサイクルにあると、５ＲＤ２１９２を流れ
る電流の大きさがＩＰＷ＝　Ｉｌであり、５ＲＤ１１９
６を流れる電流はＩｐ（＝　ｈ−Ｉ４である。

Ｉ３と工４は正確で、制御可能な電流源１８８と２００
　　によυ発生された電流であるから％ＩＰＷとＩ、　
の値は制御可能である。

この技術において良く知られているように、ステップリ
カバリダイオード（ＳＲＤ）のインピーダンスは低く、
順バイアスされると導通状態になる。

逆バイアスされると、そのＳＲＤが順ノくイアスされて
いた時にＳＲＤに充電された電荷ＱＩＩＩＤによシ決定
される時間ｔｓＲＤの間、ＳＲＤのインピーダンスは低
く保たれる。その充電されている電荷の大きさは、順バ
イアス電流Ｉ、の振幅に順電流の持続時間Ｔｃを乗じた
ものによシ決定される。

この装置においては、 ＱＳＲＤ１＝　ＩｐｃＴｃ　　　　　　　　　　（１）
および ＱＳＲＤ２　＝　ＩｐｗＴｃ　　　　　　　　　　（２
）である。

波形Ｂが正のサイクルにあると、電流！意が駆動ノード
１９４へ流れこむ。第１１Ｃ図と第１１Ｄ図を参照して
、時刻ｔｏからｔｌまで電流が５ＲＤＩを通って流れ、
駆動ノード１９４における電圧レベルは低いままである
。ダイオードＤ７により小さいバイアスが与えられるか
ら５ＲＤ２１９２を流れる電流はない。

時刻ｔｌにおいては、５ＲＤＩ　１９６のインピーダン
スが高くされる。時間ｔ、＝　ｔｌ−ｔｏが、ＱＳＲＤ
Ｉ／ｉｔ、または（Ｉ　ｐｃ／　Ｉ２　）　Ｔ　（に等
しい。

従って、ｔ、は、ＩＰＣ＝　Ｉｓ　−Ｉ４　　の制御に
よシ、制御できる。この装置においては、位相調整入力
端子３６における電流の振幅を変えることにより、Ｉ４
の大きさが制御される。

位相遅延ｔｐは、位相遅延入力端子３６における位相制
御電流レベルを変えることにより制御される。位相制御
電流のレベルは較正中にマイクロプロセッサにより設定
される。１．の大きさはＱＳＲＤ□に依存するから、５
ＲＤ１　１９６　は位相制御ＳＲＤと呼ばれる。

時刻ｔｉにおいて、電流は逆バイアスされている５ＲＤ
２１９２を通って流れはじめる。したがって、ノード１
９０に電圧出力パルス１９０Ａが発生される。出力電圧
パルスの立上シ時間は非常に短くて約７５ピコ秒である
。その理由は、位相制御５ＲＤ１　１９６の遷移時間が
短いからである。

時刻時間ｔＰＷ＝ｔ２　　ｔｉは、ＱＳＩＬＤ２／２・
または（Ｉｓ／ｈ）Ｔｃによシ決定される。パルス幅ｔ
ｐｗはＩ３を流すことによ多制御される。５ＲＤ２１９
２はパルス幅制御８ＲＤと呼ばれる。

時刻ｔｚにおいて、５ＲＤ２１９６を流れる電流はなく
なる。従って、出力ノード１９０　の電圧は零に降下す
る。パルス１９０Ａの後縁の立下シ時間は、５ＲＤ２１
９２の遷移時間が短いので、極めて短かい。

伝送線トランス２０４　　と出力トランジスタ２０６Ａ
。

２０６Ｂのエミッタの間の整合されていないインターフ
ェイスからの入射パルスの反射のために、ノード２０２
　における波形は第１１Ｅ図の形をとる。

不平衡−平衡（バルン）伝送線トランス２０４は、ノー
ド２０２におけるシングル・エンデッド・パルスを、ト
ランジスタ２０６Ａ、２０６Ｂ　　Ｋおける差パルスに
変換する。その結果としてノード２０８に生ずる差出力
は第１１Ｆ図に示されているように現われる。パルス遅
延時間１．は位相調整大刀端子３６における電圧に正比
例し、パルス幅を５ノ。

以内に一定に保ったまま、±３００ｐｓの範囲にわたっ
てその遅延時間は制御可能である。部品の値が異なれば
異なる値を得られることは明らかである。可変パルス幅
に対して電流源ｌ５（１８８）を調整可能である。

第１図の高速バッファ２４が第１２図に示されている。

この回路はコンデンサ２６に対して非常に高いインピー
ダンス入力とじて機能し、しかもＤＥＭＵＸ　８０　Ｋ
対して超高周波のバッファ増幅器／ドライバとして機能
する。この回路は３個のＧａｓ　ＦＥＴ　）　ラ７ジス
タ３００，３０１，３０２で構成される。Ｇａｓ　ＦＥ
Ｔ　３０２は入力Ｇａｓ　ＦＥＴ　３０１に対しての高
インピーダンス電流源として機能する。ＦＥＴ３０１　
のバイアス状態が一定のままで、非直線性および温度ト
ランジェントを無くす大刀信号レベルとは独立であるこ
とを保証するために、Ｇａｓ　ＦＥＴ　３００はＦＥＴ
３０１に対するプートストラップ・ドライバとして機能
する。コンデンサ２６を１０ビツトの精度で充電するた
めに要する時間を効果的に短くするために、コンデンサ
３０３はトランジスタ３００　に組合わされて小さい制
御される量の帰還を保持コンデンサ２６へ与える。

トランジスタ３０４はエミッタホロワバッファとして機
能し、トランジスタ３０５，３０６　　はバッファ増幅
器出力３０７　を駆動する高周波カスケード・エミッタ
ホロワ対を構成する。抵抗器３０９　と３１０が、第１
３図に示されているＤＥＭＵＸ回路の伝送線入力をパッ
クマツチ（ｂａｃｋｍａｔｃｈ）　Ｌ、反射を吸収する
回路網を構成する。

第１図に示されているＤＥＭＵＸ　８０は、第１３図に
ブロック線図で示されているように、１人力、４チヤネ
ルのデマルチプレクサである。４個の同一のチャネルの
うちの１つの回路図を第１４図に示す。入カフ９は、第
１２図に詳しく示されている第１図の高速バッファ２４
から駆動されるストリップ線伝送線３１０である。ダイ
オード・ブリッジ３１１はショットキ・ダイオードの平
衡ファラドであって、平衡トロイダル・パルストランス
３１２から駆動される。トランス３１２は差動対増幅器
３１２から駆動を受ける。その差動対増幅器は入力端子
３１４におけるシングル・エンデッド標本ストローブを
変換する。駆動パルスがダイオード・ブリッジ３１１へ
与えられると、保持コンデンサ３１５が入力Ｔ９の値の
ほぼ１００１−Ｊで充電される。それから、ダイオード
・ブリッジは非導通状態にされて電荷を保持コンデンサ
３１５に残す。Ｍｏ５ＦＥＴバツフア３１６の高インピ
ーダンスによシコンデンサ３１５のための保持時間が確
保される。非常に類似する第１２図の回路に関連して述
べたのと同じ理由で、Ｍｏ５ＦＥＴ　３１７はブートス
トラップされた駆動をバッファ３１６に対して行う。そ
れから、第１図に示すように、メモリハイブリッド１０
０へ適切に入力するために、出力増幅器３１８が信号を
バッファおよび変換する。

以上、等定の実施例について本発明を説明した。

これまでの説明から、他の実施例も当業者には明らかで
あろう。たとえば、本発明においては任意の数のサンプ
リングゲートおよび関連する回路を用いることができる
。サンプリングゲートがＮ個である一般的な場合には、
全サンプリング周波数はＮｆｃであシ、全出力データレ
ートはｆｃ／Ｎである。また、クロック信号遅延回路は
、前記ひなぎくの花輪のような構成（ｄｓ＊ｉｓｙ　ｃ
ｈａｉｎｅｄａｒｒａｎｇｅｍｅｎｔ　）　の代シに、
ブリッジ・ドライバへ接続される独立の遅延線を含むこ
とができる。

適応位相制御ループは、試験信号を零交点においてサン
プリングすることは求めず、その代シに任意の点におい
て試験信号を利用できる。更に、マルチプレクサからの
出力をＣＣＤまたはフラッシュ変換器のような高速アナ
ログ変換器へ直結することによシ、連続Ｎギガヘルツサ
ンプリング／デジタル化装置を構成できる。

交換器は前記したような一定の速度で動作する必要はな
く、たとえば３個おきまたは５個おき等の標本だけを格
納するように、ＤＥＭＵＸモジュールに対するタイミン
グ・ストローブを周期的にディスエイプルすることを含
めて多数の手段によシ遅くすることができる。与えられ
た例に対する効果的な装置サンプリング速度は、他の性
能パラメータまたはメモリの深さを犠牲にすることな、
しに、最高サンプリング速度の３分の１および５分の１
までそれぞれ低下する。

【図面の簡単な説明】

第１図は本発明の好適な実施例のブロック図、第１Ａ図
はＤ　ＥＭＵＸ　　出力端子へ直結された高速のアナロ
グ−デジタル変換器を有する本発明の別の実施例の線図
、 第２図は本発明を説明するためのタイミング図、第３図
は伝送線の伝播によるサンプリング誤差を示すグラフ、 第４図は自動位相較正ループのブロック図、第５図は不
適切な位相によるサンプリング誤差を示すグラフ、 第６図は位相制御信号発生ループの流れ図、第７図はメ
モリアレイのブロック図、 第８図はメモリアレイ・アーキテクチャを示す回路図、 第９図は入力進行波サンプリング構造の詳しい回路図、 第１０図は高速の位相調整可能なパルス発生器の回路図
、 第１１Ａ図〜第１１Ｆ図は第１０図に示されている回路
の動作を示すタイミング図、 第１２図は高速バッファの回路図、 第１３図はＤＥＭＵＸのブロック図、 第１４図はＤＥＭＵＸの単一のチャネルの回路図である
。

Claims (4)

【特許請求の範囲】
1. （１）遅延制御入力端子における信号のレベルを変える
   ことにより、サイクルのスタート点におけるサブナノ秒
   の立上り時間と立下り時間を有するパルスの位置を変化
   させる手段と、信号制御入力に比例する電流源を変える
   ことにより、サブナノ秒の立上り時間と立下り時間を有
   する繰返えし波形のパルスの幅を変える手段とを備える
   ことを特徴とする高速可変遅延時間および可変パルス幅
   ステップリカバリダイオードのパルス発生器。
2. （２）選択された振幅を有するパルス幅電流Ｉ＿ｐ＿ｗ
   を発生するパルス幅電流発生手段と、このパルス幅電流
   発生手段を出力ノードへ制御できるようにして結合する
   手段と、選択された振幅を有する位相制御電流を発生す
   る位相制御電流発生手段と、選択された振幅を有する駆
   動電流を発生する駆動電流発生手段と、前記位相制御電
   流発生手段または前記駆動電流発生手段を駆動ノードへ
   選択的に結合する手段と、第１の端子と、第２の端子に
   して、第１の端子から順方向電流を第２の端子へ流すた
   めの第２の端子とを有し、かつステップリカバリ特徴を
   持つパルス幅制御一方向電流導通素子と、第１の端子と
   、第２の端子にして、第１の端子から順方向電流を第２
   の端子へ流すための第２の端子とを有し、かつステップ
   リカバリ特徴を持つ位相制御一方向電流導通素子とを備
   え、前記パルス幅制御一方向電流導通素子において、前
   記第１の端子は前記出力ノードへ結合され、前記第２の
   端子は前記駆動ノードへ結合され、前記位相制御一方向
   電流導通素子において、前記第１の端子は接地され、前
   記第２の端子は前記駆動ノードへ結合されることを特徴
   とする精密パルスを発生するパルス発生器。
3. （３）請求の範囲第２項記載のパルス発生器であつて、
   第１の極性および第２の極性のサイクルを有するクロッ
   ク信号を、前記パルス幅発生手段を前記出力ノードへ制
   御できるようにして結合する手段へ与え、かつ前記クロ
   ック信号を、前記位相制御電流発生手段または前記駆動
   電流発生手段を前記駆動ノードへ選択的に結合する前記
   手段へ与える手段と、前記選択的に結合する手段を、前
   記クロック信号が第１の極性のサイクルにある時に前記
   位相制御電流源を前記駆動ノードへ結合させ、かつ前記
   クロック信号が第２の極性段階にある時に前記駆動電流
   発生手段を前記駆動ノードへ結合させるために前記選択
   的に結合する手段を制御する手段と、前記クロック信号
   が前記第１の極性状態にある時のみ、前記パルス幅電流
   発生手段を前記出力ノードへ結合させるために、前記パ
   ルス幅電流発生手段を前記出力ノードへ結合する手段を
   制御する手段とを備えることを特徴とするパルス発生器
   。
4. （４）請求の範囲第３項記載のパルス発生器であつて、
   前記パルスの幅を制御するために前記パルス幅制御電流
   の振幅を制御する手段と、前記クロック信号の第２の極
   性状態の前縁部に対して前記パルスの位置を制御するた
   めに前記位相制御電流の振幅を制御する手段とを備える
   ことを特徴とするパルス発生器。