JPH0319257A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置技術に関し、特に、同一
半導体基板に信号振幅の異なる複数の回路ブロックを備
える半導体集積回路装置内のクロストークノイズ防止に
適用して有効な技術に関するものである。

〔従来の技術〕

近年、、半導体集積回路装置においては、半導体チップ
の小形化や配線長の短縮化等の観点から配線層が多層化
されている。第６図に従来の半導体集積回路装置におけ
る一般的な三層配線構造を模式的に示す。半導体基板３
０上の第１配線層には、信号配線３１が所定ピッチ毎に
複数配置されている。その上層の第２配線層には、第１
配線層の信号配線３１の配線チャネル方向に対して直交
する方向に延設された信号配線３２が、所定ピッチ毎に
複数配置されている。さらに、その上層の第３配線層に
は、第２配線層の信号配線３２の配線チャネル方向に対
して直交する方向に延設された信号配１１３３が複数配
置されている。第３配線層の信号配線３３は、通常、第
１配線層における信号配線３１．３１の配線間の上方に
、かつ加工性を容易にする観点から１ピッチあけて配置
されている。

本発明者は、このような多層配線構造を備える半導体集
積回路装置におけるクロストークノイズの起き易さ（対
同一信号配線間容量Ｃ／全配線容量Ｒ）について検討し
た。この結果、同一配線層の信号配線間よりも、配線チ
ャネル方向が同一の異なる配線層の信号配線間の方が、
クロストークノイズが誘導され易いことを見出した。

例えば０．８／ＪｍＣＭＯＳ論理ＬＳＩの第ｌ１第３配
線層における信号配線間のクロストークノイズの起き易
さと、第３配線層における信号配線間のクロストークノ
イズの起き易さとを算出した結果、前者はＣ／Ｒ＝５　
０％、後者はＣ／Ｒ＝２４％となり、異なる配線層間で
のクロストークノイズの方が問題となる。

特に、近年は、高集積化、高性能化等を考慮する観点か
ら同一半導体基板に信号振幅の異なる複数の回路ブロッ
クを備える半導体集積回路装置があるが、この場合、小
信号振幅の電気信号を伝送する信号配線と、大信号振幅
の電気信号を伝送する信号配線とが、配線チャネル方向
が同一の異なる配線層に形或され、それら信号配線が平
行して延設される領域が多くなると、平行配線間に形或
された配線容量を介して大信号振幅の信号配線から小信
号振幅の信号配線にクロストークノイズが誘導され、回
路が誤動作する問題がある。

このようなクロストークノイズを低減する技術について
は、例えば特開昭６０−１８７０３８号公報に記載があ
り、異なる配線層の間に接地電位に接続された導体層（
以下、シールド層という）を形成することによって、異
なる配線層間をシールドし、配線相互間に誘導されるク
ロストークノイズを低減する技術について説明されてい
る。

〔発明が解決しようとする課題〕

ところが、異なる配線層の間にシールド層を形戒する上
記従来の技術においては、以下の問題があることを本発
明者は見出した。

すなわち、第１に、異なる配線層の間にシールド層を形
戒するため、シールド層と配線層間を接続するためのス
ルーホール部との間の絶縁が困難である等、製造プロセ
スが複雑となる問題があった。

第２に、シールド層は、配線層間のクロストークノイズ
を防止するが、反面、各配線層に形或された配線との間
に静電容量を形戒するため、結果として配線容量を増加
させ、信号速度を遅延させる問題があった。

本発明は上記課題に着目してなされたものであり、その
目的は、信号振幅の異なる回路ブロックを備える半導体
集積回路装置において、その製造プロセスを複雑にする
ことなく、かつ信号速度を遅延させることなく、小信号
振幅の電気信号を伝送スる信号配線のクロストークノイ
ズを低減することのできる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、明
細書の記述および添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、以下のとおりである。

すなわち、同一半導体基板に信号振幅の異なる複数の回
路ブロックを備える半導体集積回路装置であって、前記
回路ブロック間を接続する信号配線のうち、小信号振幅
の電気信号を伝送する信号配線の少なくとも一部を、大
信号振幅の電気信号を伝送する信号配線の配線チャネル
方向に対して斜、方向に延設した半導体集積回路装置構
造とするものである。

〔作用〕

上記した手段によれば、小信号振幅の電気信号を伝送す
る信号配線と、大信号振幅の電気信号を伝送する信号配
線とが平行して延設される領域が大幅に低減されるため
、これら信号配線間に形或される配線容量を大幅に低減
することが可能となる。

そして、信号配線を斜め方向とするのみで、シールド層
を形或する必要がなくなる。

すなわち、製造プロセスを複雑にすることなく、かつ信
号速度を遅延させることなく、大信号振幅の電気信号を
伝送する信号配線から小信号振幅の電気信号を伝送する
信号配線にクロストークノイズが誘導されるのを大幅に
低減することが可能となる。

〔実施例１〕 第１図は本発明の一実施例である半導体集積回路装置の
回路ブロック間を接続する信号配線を示す半導体チップ
の要部拡大平面図、第２図はこの半導体集積回路装置の
回路ブロックの配置を示す半導体チップの平面図、第３
図はこの半導体集積回路装置を実装するプリント配線基
板上の回路システムを示すブロック図である。

本実施例ｌの半導体集積回路装置は、所定のパッケージ
に封止され、第３図に示すように、プリント配線基板ｌ
上に実装されたマイクロプロセッサユニット（以下、Ｍ
ＰＵという）である。

プリント配線基板ｌ上には、ＭＰＵの他に、デコーダ回
路、ＥＰＲＯＭ回路、ＳＲＡＭ回路、ＤＲＡＭ回路、Ｄ
ＲＡＭリフレッシ５制御回路、キーボード制御回路、リ
アルタイムクロック発生回路、ＬＣＤ表示制御回路等が
各々所定のパッケージに封止され実装されており、これ
らによってマイクロコンピ》一夕回路システムが構成さ
れている。

第２図は、ＭＰＵの構或された半導体チップ（半導体基
板〉　２を示している。半導体チップ２の一部には、レ
ジスタ回路ブロック３、演算回路ブロック４、制御回路
ブロック５が配置されている。

レジスタ回路ブロック３は、低消費電力化の観点からＣ
　Ｍ　Ｏ　Ｓ　（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　ＭＯＳ
）回路によって構成されており、その信号振幅は５Ｖ程
度である。

演算回路ブロック４は、演算゜速度の高速化の観点から
不飽和領域で動作するＥ　Ｃ　Ｌ　（Ｅｍｉｔｔｅｒ　
Ｃｏｕｐｌｅｄ　Ｌｏｇｉｃ）　　回路によって構成さ
れており、その信号振幅は０．６ｖ程度である。

制御回路ブロック５には、レジスタ回路ブロック３およ
び演算回路ブロック４等を制御するための制御用ランダ
ムロジック回路が構成されている。

制御用ランダムロジック回路は、低消費電力化および制
御信号速度の高速化等の観点からＢｉＣＭＯ　Ｓ　（Ｂ
ｉｐｏｌａｒ　ＣＭＯＳ）回路によって構成されており
、その信号振幅はレジスタ回路ブロック３と同じく５ｖ
程度である。

このように半導体チップ２には、大信号振幅の回路ブロ
ック３，５と、小信号振幅の回路ブロック４とが配置さ
れている。

これら回路ブロック３〜５は、第１図に示すように、信
号配線６ａ〜６ｄによって互いに電気的に接続されてい
る。なお、図中の信号配線６ａ〜６ｄに添えた数字は配
線層を示している。

レジスタ回路ブロック３の端子７ａと制御回路ブロック
．５の端子７ｂとは、第ｌ１第２配線層に形威された各
信号配線６ａ，５ｂによって互いに電気的に接続されて
いる。

信号配線６ａは、その配線チャネル方向が、例えば図の
横方向であり、第１配線層に形成されている。また、信
号配線６ｂは、その配線チャネル方向が、例えば信号配
線６ａの配線チャネルに対して直行する方向であり、第
２配線層に形威されている。これら第１、第２配線層に
形威された信号配線６ａ，６ｂは、その配線チャネルの
交点に形威されたスルーホール部ＴＨによって導通が取
られている。なお、図中におけるスルーホール部ＴＨに
添えた数字も配線層を示す。

上記したように回路ブロック３，５は、いずれも信号振
幅が５ｖ程度であるから、これらの間を接続する信号配
線５ａ，６ｂには５ｖレベルの電気信号、すなわちＴＴ
Ｌレベル（大信号振幅）の電気信号が伝送される。

なお、第１配線層の信号配線６ａの配線間隔は、例えば
１．　８μｍ程であり、配線幅は、例えば１．　２μｍ
程であり、厚さは、例えば０．５μｍ程である。

また、第２配線層の信号配線６ｂの配線間隔は、例えば
２．１μｍ程であり、それ以外は第ｌ配線層の信号配線
６ａと略同じである。

本実施例１のＭＰＵにおいては、小信号振幅の演算回路
ブロック４の端子７Ｃと、大信号振幅のの回路ブロック
３．５の端子７ａ，７ｂとを接続する各信号配線（ｉｃ
，［３ｄが、ＴＴＬレベルの電気信号を伝送する信号配
線１３ａ，６ｂの配線チャネル方向に対して斜方向に延
設されている。

信号配線６Ｃは、その配線チャネル方向がＴＴＬレベル
の信号配線５ａ，（ｉｂの配線チャネル方向に対して、
例えば４５度の方向に延設されており、第３配線層に形
或されている。

また、信号配線６ｄは、その配線チャネル方向が第３配
線層の信号配線６Ｃの配線チャネル方向に対して、例え
ば直行する方向となっており、第４配線層に形成されて
いる。

演算回路ブロック４と他の回路ブロック３．５とを接続
する信号配線５ｃ，ｆｉｄには、０．６ｖレベル（小信
号振幅）の電気信号が伝送される。信号配線６ｃ，５ｄ
は、伝送される信号レベルが小さいため、ＴＴＬレベル
の電気信号を伝送する信号配線６ａ，６ｂに比較してノ
イズに対して非常に弱い。したがって、従来の多層配線
の配線チャネルの構戊のように、０．６Ｖレベル（以下
、ＥＣＬレベルとする）の電気信号を伝送する信号配線
の配線チャネル方向と、ＴＴＬレベルの電気信号を伝送
する信号配線の配線チャネル方向とが異層間において平
行して延設される領域が多いと、平行配線間に形成され
る配線容量を介してＴＴＬレペルの信号配線からＥＣＬ
レベルの信号配線に分ロストークノイズが誘導され、回
路が誤動作する問題があった。

しかし、本実施例１のＭＰＵにおいては、ＴＴＬレベル
の信号を伝送する信号配線５ａ，６ｂとＥＣＬレベルの
信号を伝送する信号配線６Ｃ，６ｄとが、異層間におい
て平行して延設されないため、上記したようなクロスト
ークノイズを大幅に低減することが可能な構造となって
いる。

また、小信号振幅の演算回路ブロック４と、大信号振幅
の回路ブロック３．５とにおいて、互いに斜方向に位置
する端子７ａ〜７Ｃの間が、斜方向の信号配線ｆｉｃ，
５ｄによって接続されるため、端子間の配線長は、斜方
向に位置する端子間を縦横方向の配線チャネルを駆使し
て接続する従来技術に比較して短縮されている。

なお、信号配線６Ｃ同士の配線間隔は、例えば３．６μ
ｍ程であり、配線幅は、例えば１．５μｍ程であり、厚
さは、例えば０．８μｍ程である。また、信号配１１６
ｄ同士の配線間隔は、例えば４．２μｍ程であり、配線
幅は、例えば１．５μｍ程であり、厚さは１．０μｍ程
である。

このように本実施例１によれば、ＥＣＬレベルの電気信
号を伝送する信号配線５ｃ，６ｄを、ＴＴＬレペルの電
気信号を伝送する信号配線６ａ＋６ｂの配線チャネル方
向に対して斜方向に延設したため、異なる配線層の信号
配１１６ａ〜６ｄが平行して延設される領域が大幅に低
減され、ＴＴＬレベルの信号配線５ａ，５ｂとＥＣＬレ
ベルの信号配線５ｃ，５ｄとの間の配線容量を従来より
も大幅に低減することが可能となる。

すなわち、製造プロセスを複雑にすることなく、かつ信
号速度を遅延させることなく、ＴＴＬレベルの信号配線
５ａ，５ｂからＥＣＬレベルの信号配１１１６ｃ，６ｄ
にクロストークノイズが誘導されるのを低減することが
可能となる。

また、小信号振幅の演算回路ブロック４と、大信号振幅
の回路ブロック３．５とにおいて、互いに斜方向に位置
する端子７ａ〜７Ｃの間が、斜方向の信号配線（ｉｃ，
５ｄによって接続されるため、端子間の配線長が、斜方
向に位置する端子間を縦横方向の配線チャネルを駆使し
て接続する従来技術に比較して短くなる。このため、Ｅ
ＣＬレベルの信号配線（ｉｃ，［３ｄの配線容量および
配線抵抗を大幅に低減することができ、クロストークノ
イズの低減効果を向上させることが可能となる上、信号
遅延時間を短縮することが可能となる。

これらの結果、回路動作の安定した信頼性の高いＭＰＵ
を得ることが可能となる。

〔実施例２〕 第４図は本発明の他の実施例である半導体集積回路装置
の回路ブロック間を接続する信号配線を示す半導体チッ
プの要部拡大平面図である。

ところで、回路ブロック３〜５は、通常、第１、第２配
線層の信号配線によって素子間が接続され構成されてい
る。このため、前記実施例１の場合、回路ブロック３〜
５は、配線チャネル方向が縦横方向の信号配線６ａ，５
ｂによって構戊されている。ところが、レジスタ回路ブ
ロック３と制御回路ブロック５とを接続する信号配線６
ａ，５ｂは、各回路ブロック３〜５を構成するブロック
内の信号配線と同じく、その配線チャネル方向が縦横方
向であるため、各回路ブロック３〜５の上方に配置する
ことができなくなる。

そこで、本実施例２においては、例えば演算回路ブロッ
ク４と他の回路ブロック３．５とが、第２配線層に形或
された斜方向の信号配線６Ｃによって接続されている上
、さらに各回路ブロック３〜５が、第１、第２配線層に
形戊された斜方向の信号配線５ｃ，５ｄによって構戊さ
れている。

そして、レジスタ回路ブロック３と制御回路ブロック５
とは、第３、第４配線層に形威され・た縦横方向の信号
配線［３ａ，６ｂによって接続されている。したがって
、ＴＴＬレベルの電気信号を伝送する信号配線６ａ，（
ｉｂも回路ブロック４の上方に延設することが可能とな
る。

このように本実施例２によれば、レジスタ回路ブロック
３と制御回路ブロック５とを接続する信号配線５ａ，５
ｂを演算回路ブロック４の上方に延設することができる
ため、信号配線の引き回しの自由度が向上し、かつ信号
配線の増加に起因するチップ面積の増加を防止すること
が可能となる。

以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

．例えば、前記実施例１，２においては、小信号振幅の
電気信号を伝送する信号配線を大信号振幅の電気信号を
伝送する信号配線に対して４５度斜めにした場合につい
て説明したが、これに限定されるものではなく種々変更
可能である。

また、前記実施例１．２においては、小信号振幅の演算
回路ブロックと他の回路ブロックとを斜方向の信号配線
のみで接続した場合について説明したが、これに限定さ
れるものではなく種々変更可能であり、例えば第５図に
示すように、その一部に、配線チャネル方向が縦方向の
信号配線６ｂを用いても良い。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＭＰＵが構成された
半導体集積回路装置に適用した場合について説明したが
、これに限定されず種々適用可能であり、同一半導体基
板に信号振幅の異なる複数の回路ブロックを備える他の
半導体集積回路装置に適用することが可能である。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。

すなわち、同一半導体基板に信号振幅の異なる複数の回
路ブロックを備える半導体集積回路装置であって、前記
回路ブロック間を接続する信号配線のうち、小信号振幅
の電気信号を伝送する信号配線の少なくとも一部を、大
信号振幅の電気信号を伝送する信号配線の配線チャネル
方向に対して斜方向に延設したことにより、小信号振幅
の電気信号を伝送する信号配線と、大信号振幅の電気信
号を伝送する信号配線とが平行して延設される領域が大
幅に低減されるため、これら信号配線間に形或される配
線容量を大幅に低減することが可能となる。

すなわち、製造プロセスを複雑にすることなく、かつ信
号速度を遅延させることなく、大信号振幅の電気信号を
伝送する信号配線から小信号振幅の電気信号を伝送する
信号配線にクロストークノイズが誘導されるのを低減す
ることが可能となる。

この結果、回路動作の安定した信頼性の高い半導体集積
回路装置を得ることが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例である半導体集積回路装置の
回路ブロック間を接続する信号配線を示す半導体チップ
の要部拡大平面図、 第２図はこの半導体集積回路装置の回路ブロックの配置
を示す半導体チップの平面図、第３図はこの半導体集積
回路装置を実装するプリント基板上の回路システムを示
すブロック図、第４図は本発明の他の実施例である半導
体集積回路装置の回路ブロック間を接続する信号配線を
示す半導体チップの要部拡大平面図、 第５図は本発明の他の実施例である半導体集積回路装置
の回路ブロック間を接続する信号配線を示す半導体チッ
プの要部拡大平面図、 第６図は従来の半導体集積回路装置における三層配線構
造を模式的に示す斜視図である。 １・・・プリント配線基板、２・・・半導体チップ（半
導体基板〉、３・・・レジスタ回路ブロック、４・・・
演算回路ブロック、５・・・制御回路ブロック、６ａ〜
６ｄ・・・信号配線、７ａ〜７Ｃ・・・端子、ＴＨ・・
・スルーホール部、３０・・・半導体基板、３１〜３３
・・・信号配線。

Claims (1)

1. 【特許請求の範囲】 １、同一半導体基板に信号振幅の異なる複数の回路ブロ
   ックを備える半導体集積回路装置であって、前記回路ブ
   ロック間を接続する信号配線のうち、小信号振幅の電気
   信号を伝送する信号配線の少なくとも一部を、大信号振
   幅の電気信号を伝送する信号配線の配線チャネル方向に
   対して斜方向に延設したことを特徴とする半導体集積回
   路装置。 ２、前記回路ブロックを構成する信号配線の少なくとも
   一部を、前記大信号振幅の電気信号を伝送する信号配線
   の配線チャネル方向に対して斜方向に延設したことを特
   徴とする請求項１記載の半導体集積回路装置。 ３、前記信号振幅の異なる複数の回路ブロックの一方が
   ＥＣＬ回路によって構成され、他方がＣＭＯＳ回路また
   はＢｉＣＭＯＳ回路によって構成されていることを特徴
   とする請求項１または２記載の半導体集積回路装置。