JPH03192575A

JPH03192575A - 情報再生装置

Info

Publication number: JPH03192575A
Application number: JP32962689A
Authority: JP
Inventors: Akito Sakamoto; 章人酒本
Original assignee: Hitachi Maxell Ltd
Current assignee: Maxell Ltd
Priority date: 1989-12-21
Filing date: 1989-12-21
Publication date: 1991-08-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、情報を表わすビットパターン信号（以下、情
報ビットパターン信号という）が二次元ドツトパターン
で記録されたシート状の光学情報記録媒体などの情報再
生装置に係わり、特に、記録媒体から再生された情報ビ
ットパターン信号の各ビットに同期したクロックの発生
回路に関する。

［従来の技術］情報ビットパターン信号を二次元のドツトパターンとし
て記録したシート状の光学情報記録媒体が知られている
。これを、以下、第４図および第５図によって説明する
。

第４図において、シート状の光学情報記録媒体１には所
定数のブロック２Ａ、２Ｂ、２Ｇ、２Ｄ。

・・・・・・が設けられ、夫々に情報を表わすビットパ
ターン（以下、情報ビットパターンという）がドツトパ
ターンとして記録されている。これらブロックは主走査
方向Ｘに１０００ビツト記録されてその長さが３０ｗ＋
ｎであって、副走査方向Ｙに２４０ビツト記録されてそ
の長さが７．２ｍｍである。したがって、１ブロツクに
は、１０００ｘ２４０ｘ１／、＝３０に／（イトの情報
ビットパターンが記録され、光学情報記録媒体１が１Ｍ
バイトの容量を有しているものとすると、３３個のブロ
ックが形成される。

第５図は第４図におけるブロックの一部の記録パターン
を示す図である。

同図において、情報ビットパターンは主走査方向Ｘに時
系列に記録され、この記録が順次副走査方向Ｙに順次ず
らされている。この情報ビットパターンによるドツトパ
ターンを構成する各ドツトは３０μｍＸ３０μｍの大き
さの正方形をなしており、その“１”ビットはたとえば
白ドツトとし、その“０”ビットはたとえば黒ドツトと
して夫々記録されている。そこで、第４図の各ブロック
２Ａ、２Ｂ、２Ｃ，２Ｄ、・・・・・・では、主走査方
向Ｘのドツト列は１０００個のドツトからなり、このド
ツト列の長さ（ブロックの主走査方向Ｘの長さ）は３０
　ｐ　ｍ　Ｘ　１０００ドツト＝３０ｍｍとなる。そし
て、これらドツト列のピッチも３０μｍとして隣接ドツ
ト列が直接接するようにし、かつ１ブロツクに２４０個
のドツト列が設けられているから、ブロックの副走査方
向Ｙの長さは３０μｍ　Ｘ　２４０ドツト＝７．２ｍｍ
となる。

かかる光学情報記録媒体１から情報を再生する場合には
、情報再生装置のスキャナにより、各ブロック毎に直径
３０μｍの光スポットで矢印Ｘ方向の主走査を行ない、
この主走査が矢印Ｙ方向にドツト列の１ピツチずつずら
されて、ドツト列が順番に読出し走査される。

ところで、上記のようにして光学情報記録媒体から元の
情報ビットパターン信号を再生するために、この光学情
報記録媒体からスキャナによって得られた再生信号を２
値化し、読出用クロックを用いて２値化された再生信号
から“１”　　”Ｏ”ビットを判別するようにしている
。このために、この読出用クロックは再生情報ビットパ
ターン信号の各ビットに位相同期してなければならない
が、このように再生情報ビットパターン信号に同期した
クロック、すなわち同期クロックを生成するために、従
来、電圧制御発振器（ＶＣＯ）の出力を分周し、その分
周出力を情報ビットパターン信号のレベル遷移（ビット
の立上り、立下りエツジ。

以下、単にエツジという）と位相比較し、その比較結果
に応じてｖＣＯの発振周波数を制御するＰＬＬ（位相ロ
ックループ）を用いるのが一般的である。

［発明が解決しようとする課題］しかし、かかる従来技術によると、まず、第１に、情報
ビットパターン信号にパルス性のノイズが混入している
と、これにＰＬＬが応答して得られる同期クロックの位
相がずれてしまうという問題がある。ＰＬＬは情報ビッ
トパターン信号のエツジとノイズのエツジとを区別する
ことができず、ノイズが発生すると、このノイズのエツ
ジと分局出力とを位相比較してしまい、この比較結果に
よってｖＣＯの発振周波数が変化してしまうのである。

第２に、情報ビットパターン信号への応答が遅いという
問題がある。これは、ＰＬＬがアナログ回路であること
によるものであり１位相比較器が情報ビットパターン信
号と分局出力との位相差を検出しても、ｖｃｏがこの位
相差に直ちに応答して発振周波数を変えることができな
いからである。

ＶＣＯの出力の位相は、情報ビットパターン信号と分局
出力の位相が所望の位相関係となるまで、所定期間にわ
たって過渡的に変化していく。

第３に、ＰＬＬを用いると、情報ビットパターン信号の
変調方式に自由度がなくなるという問題がある。これは
、ＰＬＬにおいて、情報ビットパターン信号のエツジと
分局出力とを位相比較し、その比較結果に応じてｖＣＯ
を制御するものであるから、情報ビットパターン信号の
エツジがないときには、ＶＣＯは拘束されないようにな
り、ＶＣＯの発振周波数が中心周波数へとずれていって
同期クロックの位相がずれてくる。したがって、情報ビ
ットパターン信号に同一ビットが複数個連続するような
変調方式は採用できなくなる。

本発明の目的は、かかる問題点を解消し、ビットパター
ン信号への応答が迅速に行なわれ、かつノイズによる影
響が低減され、しかも、該ビットパターン信号の変調方
式の自由度を高めることができるようにした情報再生装
置を提供することにある。

［課題を解決するための手段］上記目的を達成するために、本発明は、ビットパターン
信号のビット長を基準クロックのＮ周期（但し、Ｎは１
よりも充分大きい正整数）とし、該基準クロックをカウ
ントするカウンタと、該カウンタのカウント値がＮを含
む所定の値の範囲内にある期間に等しいパルス幅のゲー
トパルスを発生するゲートパルス発生回路と、該カウン
タのカウント値がＮとなる毎にパルスを発生する第１の
手段と、入力ビットパターン信号のレベル遷移を検出し
てエツジパルスを発生する第２の手段と、該ゲートパル
スのパルス期間内の該エツジパルスを抽出する第３の手
段と、該第１、第２の手段からのパルスを該カウンタの
リセットパルスとする第４の手段とからなるリセット回
路と、該カウンタのカウント値が所定の値となった時点から該
リセットパルスの発生時点までのパルス幅の同期クロッ
クを発生する同期クロック発生回路とを設ける。

［作用］入力ビツトパターン信号のレベル遷移のタイミングがゲ
ートパルスのパルス期間内にあるときには、このレベル
遷移から得られるエツジパルスによるリセットパルスで
カウンタがリセットされることにより、カウンタのカウ
ント位相が入力ビツトパターン信号に同期し、第１の手
段が発生するパルスは第３の手段で得られるエツジパル
スとタイミングが一致するし、同期クロックは入力ビッ
トパターン信号の各ビットと所定の位相関係に保持され
る。

そして、入力ビツトパターン信号にパルス性のノイズが
混入し、このノイズによるエツジパルスが第２の手段か
ら出力されても、第３の手段で、ゲートパルスによって
阻止され、カウンタのリセットパルスとなり得ない、こ
のために、このノイズによってカウンタの動作が影響さ
れることがなく、同期クロックは所定の位相に保持され
る。

また、入力ビツトパターン信号に同一ビットが複数個連
続し、第２の手段からエツジパルスが出力されなくとも
、これに位相同期して第１の手段からパルスが出力され
ており、このパルスによってカウンタがリセットされる
。これにより、同期クロックの位相がずれることはない
。

カウンタのカウント位相は、これをリセットすることに
より、即座に所定位相に規制できる。このため、入力ビ
ットパターン信号にこの位相規制のためのタイミング補
正ビットパターン信号を挿入し、このレベル遷移のエツ
ジパルスを第２の手段から得てカウンタのリセットパル
スとすることにより、カウンタの迅速な引き込みが可能
となる。

［実施例］以下、本発明の実施例を図面によって説明する。

この実施例においては、使用される光学情報記録媒体は
、基本的には、第４図および第５図に示したものと同様
であるが、さらに、各ブロック２Ａ、２Ｂ、２Ｃ，２Ｄ
、・・・・・・の左端に、第３図に示すように、黒ドツ
トと白ドツトとが１個ずつ主走査方向Ｘに配置されてな
るタイミング補正部が設けられている。各主走査はタイ
ミング補正部から開始し、ここで、まず、１つのａｔ　
Ｏｎビットが再生されて次に１”ビットが再生される。

このタイミング補正部の２ビツトの再生が終ると、次に
、情報記録部での情報ビットパターン信号の再生が行な
われる。

第１図はかかる光学情報記録媒体を用いた本発明による
情報再生装置の一実施例を示す構成図であって、３，４
．５は入力端子、６はカウンタ、７はゲートパルス発生
回路、８は同期クロック発生回路、９はリセット回路、
１０は出力端子、１１〜１８はＤ型フリップフロップ（
以下、Ｄ−ＦＦという）、１９〜２３はＥｘＯＲ（排他
的オア）回路、２４〜３３はアンドゲート、３４はイン
バータ、３５はノア回路、３６はオア回路である。

また、第２図は第１図の各部の信号のタイミング関係を
示す図であり、第１図に対応する信号には同一符号をつ
けている。　第１図および第２図において、入力端子３
から基準クロックφ。が入力され、カウンタ６、ゲート
パルス発生回路７．同期クロック発生回路８およびリセ
ット回路９に供給される。また、入力端子４からは第３
図に示した光学情報記録媒体から再生されたビットパタ
ーン信号ＢＰ（これは、第３図のタイミング補正部から
再生されるタイミング補正用ビットパターン信号と情報
記録部から再生される情報ビットパターン信号とからな
っている）が入力され、リセット回路９に供給される。

さらに、入力端子５からは、第３図のタイミング補正部
が再生されるときｇｔ　１　ｔ＋となり、情報記録部が
再生されるときｔＬ　ＯＩｔとなるモード制御信号ＭＣ
が入力され、リセット回路９に供給される。

カウンタ６はＤ−ＦＦＩＩ〜１５．ＥｘＯＲ回路１９〜
２２およびアンドゲート２４〜２６によって構成され、
これらＤ−ＦＦＩＩ〜１５は基準クロックφ。をサンプ
リングクロックとし、かつリセット回路９から出力され
る“Ｏ”のリセットパルスＲ８によってＱ出力が“０″
、ζ出力が“１”となるように同時にリセットされる。

Ｄ−ＦＦＩＩはそのζ出力を基準クロックφ。

によってサンプリングホールドする。そのＱ出力ａは、
Ｄ−ＦＦＩＩのリセット後、最初の基準クロックφ。で
１”となり、これ以降次にリセットされるまで基準クロ
ックφ。が供給される毎にレベルがＩＩ　Ｑ　１７　、
　　（ｊ　ｌ　ＰＩ　、　　＃　Ｑ　７１　　・旧・・
と交互に反転する。

Ｄ−ＦＦＩＩのＱ出力ａはＤ−ＦＦ１２のＱ出力すとと
もにＥｘＯＲ回路１９に供給され、このＥｘＯＲ回路１
９の出力がＤ−ＦＦ１２で基準クロックφ。によってサ
ンプリングホールドされる。

これにより、Ｄ−ＦＦ１２のＱ出力すは、リセット後２
つ目の基準クロックφ。でｔｚ　１　ｕとなり、これ以
降次にリセットされるまで基準クロックφ。

が２個供給される毎にレベルが反転する。

Ｄ−ＦＦ１２のＱ出力すは、また、Ｄ−ＦＦＩＩのＱ出
力ａとともにアンドゲート２４に供給される。このアン
ドゲート２４の出力がＤ−ＦＦ１３のＱ出力Ｃとともに
ＥｘＯＲ回路２ｏに供給され、このＥｘＯＲ回路２０の
出力がＤ−ＦＦ１３で基準クロックφ。によってサンプ
リングホールドされる。これにより、Ｄ−ＦＦ１３のＱ
出力Ｃは、リセット後４つ目の基準クロックφ。で“１
″となり、これ以降次にリセットされるまで基準クロッ
クφ。が４個供給される毎にレベルが反転する。

Ｄ−ＦＦ１３のＱ出力Ｃとアンドゲート２４の出力とが
アンドゲート２５に供給され、このアンドゲート２５の
出力がＤ−ＦＦ１４のＱ出力ｄとともにＥｘＯＲ回路２
１に供給される。このＥｘＯＲ回路２１の出力がＤ−Ｆ
Ｆ１４で基準クロックφ。によってサンプリングホール
ドされる。これにより、Ｄ−ＦＦ１４のＱ出力ｄは、リ
セット後８個目の基準クロックφ。でｔｌ　１　ｊｌと
なり、これ以降次にリセットされるまで基準クロックφ
。

が８個供給される毎にレベルが反転する。

また、アンドゲート２４の出力、Ｄ−ＦＦ１３のＱ出力
ＣおよびＤ−ＦＦ１４のＱ出力ｄはアンドゲート２６に
供給される。このアンドゲート２６の出力はＤ−ＦＦ１
５のＱ出力ｅとともにＥｘＯＲ回路２２に供給され、こ
のＥｘＯＲ回路２２の出力がＤ−ＦＦ１５で基準クロッ
クφ。によってサンプリングホールドされる。これによ
り、Ｄ−ＦＦ１５のＱ出力ｅは、リセット後１６個目の
基準クロックφ。で１”となり、これ以降へにリセット
されるまで基準クロックφ。が１６個供給される毎にレ
ベルが反転する。

Ｄ−ＦＦＩＩ〜１５のＱ出力ａ　”−’　ｅはカウンタ
６の出力となるが、これらはＱ出力ａを最下位ビット、
Ｑ出力ｅを最上位ビットする並列５ビツト構成（ａ　ｔ
　ｂ　ｒ　ｃ　ｔ　ｄ　、　ｅ　）の基準クロックφ。

のカウント値Ｎｃをなしている。このカウント値Ｎ、は
ゲートパルス発生回路７、同期クロック発生回路８およ
びリセット回路９に供給される。

ゲートパルス発生回路７はアンドゲート２７゜２８とイ
ンバータ３４とＤ−ＦＦ１６とで構成されている。アン
ドゲート２７はカウンタ６のカウント値Ｎｃのａビット
とｅビットが直接、また、ｂ、ｃ、ｄビットが夫々レベ
ル反転されて供給され、このカウント値Ｎｃが１０進数
で１７である（これを（１７）□。と記す。以下同様）
（１０００１）となったとき、すなわちカウンタ６に、
リセット後、１７個目の基準クロックφ。が供給された
とき、基準クロックφ。の１周期分のパルス幅の１”の
パルスＡを出力する。また、アンドゲート２８はカウン
タ６のカウント値Ｎｃのａ、ｂビットが直接、また、ａ
、ｄ、ｅビットが夫々レベル反転して供給され、このカ
ウント値Ｎｃが（３）、。

である（１１０００）となったとき、すなわちカウンタ
６に、リセット後、３個目の基準クロックφ。が供給さ
れたとき、基準クロックφ。の１周期分のパルス幅の１
”のパルスＢを出力する。

Ｄ−ＦＦ１６はアンドゲート２９の出力パルスＡをサン
プリングパルスとして基準クロックφ。

をサンプリングホールドし、インバータ３４で反転され
たアンドゲート２８の出力パルスＢによってリセットさ
れる。これにより、Ｄ−ＦＦ１６のＱ出力はカウンタ６
のカウント値Ｎ０が（１７）１゜になってから次に（３
）１゜どなるまで′１″となる。

この“１″のＱ出力が、ゲートパルスＧＴとして、リセ
ット回路９のアンドゲート３１に供給される。

同期クロック発生回路８はアンドゲート２９とＤ−ＦＦ
１７とで構成されている。アンドゲート２９はカウンタ
６のカウント値Ｎｃのす、ｄビットが直接、また、ａ、
ｃ、ｄビットが夫々レベル反転されて供給され、このカ
ウント値Ｎｃが（１０）、。

である（０１０１０）となったとき、基準クロックφ。

の１周期分のパルス幅の“１″のパルスＣを出力する。

Ｄ−ＦＦ１７はこのアンドゲート２９の出力パルスＣを
サンプリングパルスとして基準クロックφ。をサンプリ
ングホールドし、リセット回路９から出力されるリセッ
トパルスＲ８により、カウンタ６と同時にリセットされ
る。これにより、Ｄ−ＦＦ１７のＱ出力はカウンタ６の
カウント値Ｎｃが（１０）□。になってから次にリセッ
トパルスＲ８によってリセットされるまで１”となり、
この１”のＱ出力が、同期クロックφＲとして、出力端
子１０を介して出力され、第３図に示した情報記録部か
ら再生される情報ビットパターン信号のビット判別など
に用いられる。

リセット回路９はＤ−ＦＦ１８．ＥｘＯＲ回路２３、ア
ンドゲート３０〜３３．ノア回路３５およびオア回路３
６によって構成されている。

アンドゲート３０はカウンタ６のカウント値Ｎｃのａ、
ｅビットが直接、ａ、ｂ、ｄビットが夫々レベル反転さ
れて供給され、このカウント値Ｎｃが（２０）！。であ
る（００１０１）のとき、基準クロックφ。の１周期分
のパルス幅の１”のパルスを出力する。このパルスは第
１のリセットパルスＲ８工としてノア回路３５に供給さ
れる。

Ｄ−ＦＦ１８とＥｘＯＲ回路２３とは入力端子４からの
記録媒体から再生されたビットパターン信号ＢＰのエツ
ジ検出回路を構成している。すなわち、Ｄ−ＦＦ１８は
このビットパターン信号ＢＰを基準クロックφ。でサン
プリングホールドし、そのＱ出力としてビットパターン
信号ＢＰの立上り、立下りエツジの直後の基準クロック
φ。に同期してレベル反転する信号を出力する。このＤ
−ＦＦ１８のＱ出力は入力端子４からのビットパタ−ン
信号ＢＰとともにＥｘＯＲ回路２３に供給され、これら
２つの入力のレベルが異なる期間、つまり、ビットパタ
ーン信号ＢＰのエツジとこれに続＜Ｄ−ＦＦ１８のＱ出
力のエツジとの間の期間１４１　＄１のなるパルスＤを
出力する。このパルスＤはビットパターン信号ＢＰのエ
ツジに同期している。

ＥｘＯＲ回路２３の出力パルスＤは、一方では、アンド
ゲート３３に供給され、他方では、アンドゲート３１に
供給されてゲートパルス発生回路７から出力される“１
″のゲートパルスＧＴのパルス期間内にあるときだけこ
のアンドゲート３１を通過し、アンドゲート３２に供給
される。

アンドゲート３２，３３とオア回路３６とは選択回路を
構成し、入力端子５からのモード制御信号ＭＣによって
制御され、ＥｘＯＲ回路２３の出力パルスＤ、アンドゲ
ート３１の出力パルスのいずれか一方を選択して第２の
リセットパルスＲ８２とする。すなわち、モード制御信
号ＭＣはアンドゲート３３に直接供給されるとともに、
レベル反転されてアンドゲート３２に供給される。これ
により、モード制御信号ＭＣが“１″のときには、アン
ドゲート３３がオンし、ＥｘＯＲ回路２３の出力パルス
Ｄがこのアンドゲート３３を通ってオア回路３６に供給
されるが、モード制御信号ＭＣが“０”のとき、アンド
ゲート３２がオンし、アンドゲート３１の出力パルスが
このアンドゲート３２を通ってオア回路３６に供給され
る。したがって、オア回路３６から出力される第２のリ
セットパルスＲ８２は入力端子４から入力されるビット
パターン信号ＢＰのエツジパルスであるが、モード制御
信号ＭＣが“０″のときには、アンドゲート３１により
、このエツジパルスのうちのゲートパルスＧＴのパルス
期間内のものとなる。

オア回路３６から出力される第２のリセットパルスＲ８
，は、アンドゲート３０からの第１のリセットパルスＲ
８□とともに、ノア回路３５に供給され、このノア回路
３５の“０″の出力がリセット回路９の出力としてのリ
セットパルスＲ３となる。このリセットパルスＲ８によ
り、カウンタ６や同期クロック発生回路８におけるＤ−
ＦＦ１７がリセットされる。

以上、第１図における各部の構成および動作について説
明したが、次に、この実施例の全体的な動作を、第３図
に示した記録媒体からビットパターン信号ＢＰが再生さ
れるものとして説明する。

ここで、第３図に示す記録媒体から再生されるビットパ
ターン信号ＢＰのビット長は基準クロックφ。の周期の
２０倍であるものとする。また、この記録媒体は各主走
査がタイミング補正部から開始されるが、入力端子５か
ら入力されるモード制御信号ＭＣは、タイミング補正部
が走査されるとき“１”、情報記録部が走査されるとき
“０″になるものとする。このようなモード制御信号Ｍ
Ｃは、主走査のタイミングをもとに生成することができ
る。

そこで、まず、主走査の始めでタイミング補正部が走査
されるが、このタイミング補正部の走査開始時点よりも
若干進んだ時点ｔ１からこの走査の終了時点よりも若干
遅れた時点ｔ５までの期間、モード制御信号ＭＣは′″
１″となる。このモード信号ＭＣがＩｔ　１　ｊｊとな
ることによるこの実施例の動作モードを引込みモードと
いい、このモードでは、入力端子４から入力されるビッ
トパターン信号ＢＰは“Ｏ′１　　　ｕ　１　′７の２
ビツトからなるタイミング補正用ビットパターン信号で
あり、このタイミング補正用ビットパターン信号ＢＰに
少なくともタイミング補正部における黒ドツトと白ドツ
トとの境による立上りエツジ（時刻ｔａ）がある。

ＥｘＯＲ回路２３からは、タイミング補正用ビットパタ
ーン信号ＢＰのこの立上りエツジにより、エツジパルス
Ｄが出力される。

ここで、モード制御信号ＭＣは“１”であるから、アン
ドゲート３３がオンし、ＥｘＯＲ回路２３から出力され
るエツジパルスＤはアンドゲート３３゜オア回路３６．
ノア回路３５を通って“０”のリセットパルスＲ８とな
り、このリセットパルスＲ８のタイミング（時刻ｔｚ）
でカウンタ６とＤ−ＦＦ１７とがリセットされる。この
リセット時点ｔａからカウンタ６は基準クロックφ。の
カウントを開始する。

この場合、リセット回路９のアンドゲート３０にカウン
タ６のカウント値Ｎｃが供給されており、時刻ｔ３にＥ
ｘＯＲ回路２３がエツジパルスＤを出力する前にこのカ
ウント値Ｎｃが（２０）、＠どなれば、このアンドゲー
ト３０は第１のリセットパルスＲ８工を発生し、これに
よるリセットパルスＲ３でカウンタ６やＤ−ＦＦ１７が
リセットされる。しかし、ＥｘＯＲ回路２３は、アンド
ゲート３０が第１のリセットパルスＲ３１を発生するか
否かにかかわらず、タイミング補正用ビットパターン信
号ＢＰのエツジを検出してエツジパルスＤを発生するか
ら、時刻ｔ、の前にアンドゲート３０が出力する第１の
リセットパルスＲ５１に応じてカウンタ６やＤ−ＦＦ１
７がリセットされても、次の時刻ｔ、にＥ　ｘ　ＯＲ回
路２３が発生するエツジパルスＤによるリセットパルス
Ｒ８により、カウンタ６やＤ−ＦＦ１７が再度リセット
される。

また、時刻ｔ、でカウンタ６のカウント値Ｎｃが（２０
）、。になっていないときには、この時刻ｔ。

でＥｘＯＲ回路２３からエツジパルスＤが出力されるの
で、このタイミングでカウンタ６はリセットされて、そ
のカウント値Ｎ０は（０）、。となり、アンドゲート３
０は新ためてカウント値Ｎｃが（２０）、。

になるのを待つことになる。

なお、第３図におけるタイミング補正部での黒ドツトの
先端や、白ドツトと情報記録部の最初の黒ドツトの境を
走査した時点ｔｚ＋　ｔ４でタイミング補正用ビットパ
ターン信号ＢＰに立下りエツジがあると、これらの時点
でＥｘＯＲ回路２３がエツジパルスＤを発生し、これら
によるリセットパルスＲ５でカウンタ６やＤ−ＦＦ１７
がリセットされる。

ここで、上記のように、タイミング補正用ビットパター
ン信号ＢＰのビット周期は基準クロックφ。の周期の２
０倍であって、カウンタ６が基準クロックφ。を２０個
カウントするに要する期間に等しい。

そこで、ＥｘＯＲ回路２３から出力されるエツジパルス
ＤによるリセットパルスＲ８でカウンタ６がリセットさ
れると、これ以降、アンドゲート３０による第１のリセ
ットパルスＲＳ１の発生タイミングはカウンタ６のカウ
ント値Ｎｃが（２０）、。

となるタイミング、したがって、ＥｘＯＲ回路２３によ
るエツジパルスＤの発生タイミングと一致し、カウンタ
６は入力端子４に入力されるタイミング補正用ビットパ
ターン信号ＢＰと同期して動作する。

このようにして、カウンタ６は入力されるタイミング補
正用ビットパターン信号ＢＰに動作が引き込まれる。

次に、情報記録部（第３図）の走査に移り、モード制御
信号ＭＣがｉｔ　Ｏｐ＋となって引込みモードが終ると
、アンドゲート３２がオンしてアンドゲート３１の出力
を選択する追従モードとなる。

この追従モードでは、入力端子４から入力されるビット
パターン信号ＢＰは情報ビットパターン信号であり、先
のタイミング補正用ビットパターン信号と同一ビット長
で位相が連続している。この情報ビットパターン信号Ｂ
ＰのＥｘＯＲ回路２３から出力されるエツジパルスＤの
うち、ゲートパルス発生回路７で発生されるカウンタ６
のカウント値Ｎｃが（１７）ｉ。から（Ｓ　）Ｚ。まで
ｔｌ　１　ｊＦとなるゲートパルスＧＴのパルス期間内
に入るエツジパルスＤが第２のリセットパルスＲ３，と
なる。この第２のリセットパルスＲ８，とアンドゲート
３０から出力される第１のリセットパルスＲ３□とはタ
イミングが一致しており、これらによるリセットパルス
Ｒ８でカウンタ６とＤ−ＦＦ１７とがリセットされる。

また、情報ビットパターン信号ＢＰで同一ビットが続く
ときには、これらのビットの境でＥｘＯＲ回路２３から
エツジパルスＤは発生しない、しかし、この境に同期し
てアンドゲート３０から第１のリセットパルスＲ８１が
発生し、これによるリセットパルスＲ８でカウンタ６や
Ｄ−ＦＦ１７がリセットされるので、やはリカウンタ６
は情報ビットパターン信号ＢＰに同期して動作する。

以上のように、引込みモードでカウンタ６の動作が入力
されるタイミング補正用ビットパターン信号ＢＰに同期
すると、追従モードでも、カウンタ６の動作は情報ビッ
トパターン信号ＢＰに同期している。そして、情報ビッ
トパターン信号ＢＰで同一ビットが複数個連続する場合
でも、この情報ビットパターン信号ＢＰと同期クロック
φＲとの位相関係が一定に保持される。これにより、情
報ビットパターン信号ＢＰに対しては、いがなる変調方
式もとることができ、変調方式の自由度が増大する。

同期クロック発生器８からは、上記のように、カウンタ
６のカウント値Ｎｃが（１ｏ）□。となった時点からリ
セット回路９がリセットパルスＲ８を発生する時点まで
ＩＪ　Ｉ　ＩＪの同期クロックφ２が出力される。この
ために、この同期クロックφにの立上りエツジは、カウ
ンタ６のカウント値Ｎｃが（１０）ｔｏとなる情報ビッ
トパターン信号ＢＰの各ビットの中間時点に一致するこ
とになる。したがって、情報ビットパターン信号ＢＰの
ビット判別をこの同期クロックφえの立上りエツジ時点
でのこの情報ビットパターン信号ＢＰの各ビットのレベ
ル検出によって行なうことにより、たとえばスキャナの
主走査速度の変動によって情報ビットパターン信号ＢＰ
にジッター（時間軸変動）が生じても、これに影響され
ずに正しくビット判別が行なわれる。

ところで、第３図に示すような記録媒体の情報記録部を
再生する場合、これに欠陥があると、追従モードにおい
て、再生される情報ビットパターン信号ＢＰの“Ｏｎビ
ット期間に第２図でｎ□で示す湧出しノイズや、′１”
ビット期間にｎ２で示す欠落ノイズが生ずることがある
。そこで、このようなノイズｎｉｌ　ｎ、が生ずると、
ＥｘＯＲ回路２３からこれらのエツジパルスＤが出力さ
れる。

しかし、これらエツジパルスＤがゲートパルス発生回路
７から出力されるゲートパルスＧＴのパルス期間内にな
ければ、アンドゲート３１によって阻止され、これらノ
イズｎ１．ｎ２によってカウンタ６が誤動作することが
なく、情報ビットパターン信号ＢＰと同期クロックφ、
との位相関係が乱れることはない。

また、アンドゲート３１は、ＥｘＯＲ回路２３から出力
されるエツジパルスＤが情報ビットパターン信号ＢＰ中
のノイズによるものであっても、これが情報ビットパタ
ーン信号ＢＰの正規のエツジタイミングを中心としてカ
ウンタ６のカウント数で±（３）、、の範囲にあるとき
、このノイズによるエツジパルスを正規のエツジパルス
として通過させ、これによってカウンタ６やＤ−ＦＦ１
７がリセットされる。しかし、この結果得られる同期ク
ロックφ７は、情報ビットパターン信号ＢＰとの上記の
正規の位相関係に対し、その前後基準クロックφ。の３
周期分の範囲内で位相ずれが生ずるだけであり、たとえ
ばこの位相ずれが連続して保持されたとしても、格別問
題とはならないし、また、ゲートパルスＧＴのパルス期
間をカウンタ６のカウント値Ｎｃが（２０）、。となる
時点を中心に前後等期間にとられていることにより、そ
の後ＥｘＯＲ回路２３から発生する情報ビットパターン
信号ＢＰの正規のエツジによるエツジパルスＤはゲート
パルスＧＴのパルス期間内に入ることになり、したがっ
て、このエツジパルスＤによるリセットパルスＲ８でカ
ウンタ６やＤ−ＦＦ１７はリセットされて、同期クロッ
クφ６は正しい位相に引き戻される。

なお、タイミング補正部（第３図）でも欠陥が生じ、こ
れによって上記のような湧出しノイズや欠落ノイズが生
ずる可能性もあるが、タイミング補正部は非常に面積が
狭いため、その可能性は極めて少ない。また、たとえノ
イズが生じたとしても、このノイズが第２図の時刻ｔ２
〜し１間に生じた湧出しノイズであるときには、時刻ｔ
３．ｔ、でのタイミング補正用ビットパターン信号ＢＰ
のエツジでＥ　ｘ　ＯＲ回路２３によって発生するエツ
ジパルスＤによるリセットパルスＲ８でカウンタ６やＤ
−ＦＦ１７がリセットされるし、上記ノイズが第２図の
時刻ｔ３〜ｔ４間に生じた欠落ノイズであるときには１
時刻ｔ４でＥｘＯＲ回路２３によって発生したエツジパ
ルスＤによるリセットパルスＲ８でカウンタ６やＤ−Ｆ
Ｆ１７がリセットされ、同期クロックφ２と情報ビット
パターン信号ＢＰの位相関係が正しく設定される。

このように、引込みモード時、タイミング補正用ビット
パターン信号ＢＰのレベル遷移（エツジ）を検出して得
られるリセットパルスでカウンタ６をリセットし、この
カウンタ６のカウント値から同期クロックφ６を形成す
るディジタル手法を用いているために、同期クロックφ
７の入力ビツトパターン信号への引き込みが迅速に行な
われ、また、タイミング補正用ビットパターン信号ＢＰ
にノイズが混入したとしても、このノイズの影響をほと
んど取り除くことができる。

なお、先に挙げた数値は説明の便宜上爪したにすぎず、
本発明がこれら数値によって限定されるものではない。

たとえば、ビットパターン信号ＢＰのビット周期を基準
クロックφ。の周期の２０倍としたが、一般に、Ｎを１
よりも充分大きい正整数とすると、基準クロックφ。の
周期のＮ倍とする。また、このとき、アンドゲート２９
の出力パルスＣは、カウンタ６のカウント値ＮｃがＮ／
２に最も近い正整数のとき、発生するようにすればよい
。但し、この出力パルスＣの発生タイミングもカウント
値ＮｃがＮ／２に最も近い正整数値以外であってもよい
ことはいうまでもない。

［発明の効果］以上説明したように、この本発明によれば、入力ビツト
パターン信号のレベル遷移を抽出し、狭いゲート期間内
にあるこの抽出出力でカウンタをリセットしているため
、入力ビットパターン信号に混入するノイズを除去でき
て該ノイズへのカウンタの応答を阻止することができ、
入力ビットパターン信号に対する位相関係が安定した同
期クロックを得ることができる。　また、入力ビツトパ
ターン信号のエツジパルスでカウンタをリセットするデ
ィジタル手法を用いているため、同期クロックの入力ビ
ツトパターン信号への引込み速度が速い。

さらに、入力ビツトパターン信号で同一ビットが複数個
連続し、そのエツジパルスが検出されない場合でも、こ
の人力ビットパターン信号のレベル遷移タイミングでカ
ウンタのリセットパルスが得られるので、入力ビットパ
ターン信号の変調方式に関係なく、これに一定の位相関
係の同期クロックが得られ、変調方式の自由度が大幅に
向上する。

【図面の簡単な説明】

第１図は本発明による情報再生装置の一実施例を示すブ
ロック図、第２図は第１図における各部の信号のタイミ
ング関係を示す図、第３図は本発明による情報再生装置
に用いられる情報記録媒体の一具体例における情報記録
領域でのドツトパターンを示す図、第４図は情報記録媒
体の情報記録領域を示す模式図、第５図は第４図におけ
る情報記録領域でのドツトパターンの従来例を示す図で
ある。３・・・・・・基準クロックの入力端子、４・・・・・
・ビットパターン信号の入力端子、５・・・・・・モー
ド制御信号の入力端子、６・・・・・・カウンタ、７・
・・・・・ゲートパルス発生回路、８・・・・・・同期
クロック発生回路、９・・・第図 □Ｘ第図

Claims

【特許請求の範囲】

（１）ビット長が基準クロックの周期のＮ（但し、Ｎは
１よりも充分大きい正整数）倍となるビットパターン信
号を入力信号とする情報再生装置において、該基準クロックをカウントするカウンタと、該カウンタ
のカウント値がＮを含む所定の値の範囲内にある期間に
等しいパルス幅のゲートパルスを発生するゲートパルス
発生回路と、該カウンタのカウント値がＮとなる毎にパルスを発生す
る第１の手段と、入力ビットパターン信号のレベル遷移
を検出してエッジパルスを発生する第２の手段と、該ゲ
ートパルスのパルス期間内の該エッジパルスを抽出する
第３の手段と、該第１、第２の手段からのパルスを該カ
ウンタのリセットパルスとする第４の手段とからなるリ
セット回路と、該カウンタのカウント値が所定の値となつた時点から該
リセットパルスの発生時点までのパルス幅の同期クロッ
クを発生する同期クロック発生回路とを備え、入力ビツトパターン信号に位相同期した同期ク
ロックを生成可能に構成したことを特徴とする情報再生
装置。
（２）請求項（１）において、前記所定の値はＮ／２に
最も近い正整数であることを特徴とする情報再生装置。
（３）請求項（１）または（２）において、前記入力ビ
ットパターン信号は所定期間毎に少なくとも１つのビッ
ト遷移を有するタイミング補正ビットパターン信号を含
み、前記リセット回路は、前記第２の手段によつて発生
する該タイミング補正ビットパターン信号のレベル遷移
のエッジパルスをも前記リセットパルスとする第５の手
段を有することを特徴とする情報再生装置。