JPH031830B2 - - Google Patents
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- JPH031830B2 JPH031830B2 JP5703587A JP5703587A JPH031830B2 JP H031830 B2 JPH031830 B2 JP H031830B2 JP 5703587 A JP5703587 A JP 5703587A JP 5703587 A JP5703587 A JP 5703587A JP H031830 B2 JPH031830 B2 JP H031830B2
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- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
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Description
【発明の詳細な説明】
Ａ 産業上の利用分野
この発明は、シリル化したフオトレジストを用
いて、はんだバリアを画成する方法に関するもの
である。半導体チツプを基板に接続する場合、微
細な半導体部品と、基板表面上の端子メタラジの
間に必要な電気的接合を得るために、はんだ付け
が用いられる。この発明は、高温の有機はんだダ
ムを使用して、基板上の端子部品を、はんだ付け
作業中に、オーバーフローしたはんだから分離す
る方法、および得られた構造に向けられたもので
ある。
いて、はんだバリアを画成する方法に関するもの
である。半導体チツプを基板に接続する場合、微
細な半導体部品と、基板表面上の端子メタラジの
間に必要な電気的接合を得るために、はんだ付け
が用いられる。この発明は、高温の有機はんだダ
ムを使用して、基板上の端子部品を、はんだ付け
作業中に、オーバーフローしたはんだから分離す
る方法、および得られた構造に向けられたもので
ある。
Ｂ 従来技術
半導体装置の製造時に、多数の半導体チツプが
基板に接続される。これには、通常はんだ接点が
用いられる。これについては、米国特許第
3392442号および第3495133号明細書に示されてい
る。通常スズと鉛からなるはんだ合金の球が制御
された方法で崩壊して、必要な接続を行う。この
はんだ球の制御された崩壊時に、ストツプオフ、
すなわちはんだのダムを設けて、はんだ材料が広
がり、通常回路ラインに接触するのを防止する必
要がある。
基板に接続される。これには、通常はんだ接点が
用いられる。これについては、米国特許第
3392442号および第3495133号明細書に示されてい
る。通常スズと鉛からなるはんだ合金の球が制御
された方法で崩壊して、必要な接続を行う。この
はんだ球の制御された崩壊時に、ストツプオフ、
すなわちはんだのダムを設けて、はんだ材料が広
がり、通常回路ラインに接触するのを防止する必
要がある。
前記の米国特許第3392442号明細書では、アル
ミニウム・ランド26への必要な電気的接触を行う
ために真空蒸発させたクロム、銅および金の層か
らなる接点メタライゼーシヨンの複合体に、はん
だのマウンドを付着させる。その明細書の第３図
に示されているような接点部分に必要な分離を行
うため、クロムを付着させる必要があることが判
つている。
ミニウム・ランド26への必要な電気的接触を行う
ために真空蒸発させたクロム、銅および金の層か
らなる接点メタライゼーシヨンの複合体に、はん
だのマウンドを付着させる。その明細書の第３図
に示されているような接点部分に必要な分離を行
うため、クロムを付着させる必要があることが判
つている。
IBMテクニカル・デイスクロジヤ・ブレテイ
ン、Vol.16、No.11、p.3610〜3611（1974年４月）
には、鉛・インジウムはんだ接点を用いて、半導
体チツプを基板に接続する方法が開示されてい
る。制御された崩壊によるチツプの接続（C4）
を用いる場合は、端子部の分離を必要とする。し
たがって、分離構造の１実施例にはガラスが、第
２の例にはクロムが、第３の例にはセラミツクス
が、第４の例には二酸化シリコンが用いられてい
る。
ン、Vol.16、No.11、p.3610〜3611（1974年４月）
には、鉛・インジウムはんだ接点を用いて、半導
体チツプを基板に接続する方法が開示されてい
る。制御された崩壊によるチツプの接続（C4）
を用いる場合は、端子部の分離を必要とする。し
たがって、分離構造の１実施例にはガラスが、第
２の例にはクロムが、第３の例にはセラミツクス
が、第４の例には二酸化シリコンが用いられてい
る。
他の周知の方法では、クロム・銅・クロムのブ
ランケツトを基板上に連続的に付着させる。この
付着は、真空蒸着またはスパツタリングにより行
う。クロムの第１の層は、銅の層と、基板材料を
形成するセラミツクまたはポリイミドとの間の接
着バリアとして作用する。中間の銅の層は、1442
号明細書の場合のような、導通回路層である。上
のクロムの層は、はんだのストツプオフ、すなわ
ちはんだダムとして使用される。このように、
「米国特許第3392442号」明細書の場合のように、
このはんだダムははんだ球からはんだが流出し
て、相互接続されるチツプの回路ラインに接触し
て、そのチツプに損傷を与える。したがつて、周
知のように、上部のクロム層は、はんだが流出す
ることなくチツプを接続させるために、はんだ球
の崩壊を制御するのに重要な役割を有する。
ランケツトを基板上に連続的に付着させる。この
付着は、真空蒸着またはスパツタリングにより行
う。クロムの第１の層は、銅の層と、基板材料を
形成するセラミツクまたはポリイミドとの間の接
着バリアとして作用する。中間の銅の層は、1442
号明細書の場合のような、導通回路層である。上
のクロムの層は、はんだのストツプオフ、すなわ
ちはんだダムとして使用される。このように、
「米国特許第3392442号」明細書の場合のように、
このはんだダムははんだ球からはんだが流出し
て、相互接続されるチツプの回路ラインに接触し
て、そのチツプに損傷を与える。したがつて、周
知のように、上部のクロム層は、はんだが流出す
ることなくチツプを接続させるために、はんだ球
の崩壊を制御するのに重要な役割を有する。
この方法により、また上記米国特許第3392442
号明細書に開示された方法の拡張によれば、ブラ
ンケツト層、すなわちクロム・銅・クロム層の回
路化には、２つの完全なフオトリソグラフイおよ
びエツチング工程を必要とする。第１の段階は回
路の画成、すなわちパーソナリゼーシヨンであ
り、第２の段階ははんだタムの形成である。した
がって、第２の段階は選択的エツチングである。
現在使用されるフオトレジストは、ネガテイブ・
フオトレジストのKTERであり、使用されるエ
ツチング剤は、クロムにはKMnO4／KOH、銅に
はFeCl3／HClである。
号明細書に開示された方法の拡張によれば、ブラ
ンケツト層、すなわちクロム・銅・クロム層の回
路化には、２つの完全なフオトリソグラフイおよ
びエツチング工程を必要とする。第１の段階は回
路の画成、すなわちパーソナリゼーシヨンであ
り、第２の段階ははんだタムの形成である。した
がって、第２の段階は選択的エツチングである。
現在使用されるフオトレジストは、ネガテイブ・
フオトレジストのKTERであり、使用されるエ
ツチング剤は、クロムにはKMnO4／KOH、銅に
はFeCl3／HClである。
これらの材料を使用した場合の欠点の１つは、
微線な線の解像度を得るのが困難なことである。
他の問題はストリツピング（stripping）である。
したがつてこの技術の範囲では、得られる線の解
像度に限度があり、したがつて装置の集積度に限
度がある。ポジテイブ・フオトレジストを使用す
れば、この問題は解決するように考えられるが、
ポジテイブ・フオトレジストは、上部のクロム層
の使用と両立しないため、使用することができな
い。この非両立性は、クロム層をエツチングする
と、ポジテイブ・フオトレジストも同時にエツチ
ングされてしまうためである。
微線な線の解像度を得るのが困難なことである。
他の問題はストリツピング（stripping）である。
したがつてこの技術の範囲では、得られる線の解
像度に限度があり、したがつて装置の集積度に限
度がある。ポジテイブ・フオトレジストを使用す
れば、この問題は解決するように考えられるが、
ポジテイブ・フオトレジストは、上部のクロム層
の使用と両立しないため、使用することができな
い。この非両立性は、クロム層をエツチングする
と、ポジテイブ・フオトレジストも同時にエツチ
ングされてしまうためである。
KTFR等のネガテイブ・フオトレジストを使
用する際のもう１つの問題は、特別なストリツピ
ング材料の使用にある。これには現在J100が用い
られている。この材料は劇薬であり、環境上、健
康上の問題がある。さらに製品の収率低下を防止
するため、厳密に管理された状態で使用しなけれ
ばならない。
用する際のもう１つの問題は、特別なストリツピ
ング材料の使用にある。これには現在J100が用い
られている。この材料は劇薬であり、環境上、健
康上の問題がある。さらに製品の収率低下を防止
するため、厳密に管理された状態で使用しなけれ
ばならない。
したがって、この方法には限度があるため、ポ
ジテイブ・フオトレジストが使用できるシステム
を画成することにより、多大の利点が得られる。
しかし、標準のポジテイブ・フオトレジストを使
用するには、はんだダムとして上部のクロム層を
必要とすることを解消しなければならない。これ
は、クロムがNaOHまたはKOH等の塩基性溶液
でエツチングされ、この溶液はポジテイブ・フオ
トレジストも破壊するためである。したがつて、
この発明以前には、はんだダムのクロム層と両立
して、ポジテイブ・フオトレジストが使用できる
方法はなかつた。
ジテイブ・フオトレジストが使用できるシステム
を画成することにより、多大の利点が得られる。
しかし、標準のポジテイブ・フオトレジストを使
用するには、はんだダムとして上部のクロム層を
必要とすることを解消しなければならない。これ
は、クロムがNaOHまたはKOH等の塩基性溶液
でエツチングされ、この溶液はポジテイブ・フオ
トレジストも破壊するためである。したがつて、
この発明以前には、はんだダムのクロム層と両立
して、ポジテイブ・フオトレジストが使用できる
方法はなかつた。
Ｃ 発明が解決しようとする問題点
従来技術のこれらの欠陥にかんがみ、この発明
の目的は、高温有機はんだダムを付着させる方法
と、得られたパツケージ構造を提供することにあ
る。
の目的は、高温有機はんだダムを付着させる方法
と、得られたパツケージ構造を提供することにあ
る。
Ｄ 問題点を解決するための手段
この発明は、シリル化されたフオトレジストを
使用する。このフオトレジストは、反応性の水素
官能基を有する重合体材料と、この重合体材料の
反応性水素官能基と反応する少くとも２つの官能
基を有する多官能性有機金属材料とを反応させて
生成させた、耐プラズマ性の重合体材料からな
る。このような材料に、ヘキサメチルシクロトリ
シラザンがある。この発明に適するこの形のシリ
ル化フオトレジストについては、本出願人に係る
特開昭61−219034号公報に記載されている。
使用する。このフオトレジストは、反応性の水素
官能基を有する重合体材料と、この重合体材料の
反応性水素官能基と反応する少くとも２つの官能
基を有する多官能性有機金属材料とを反応させて
生成させた、耐プラズマ性の重合体材料からな
る。このような材料に、ヘキサメチルシクロトリ
シラザンがある。この発明に適するこの形のシリ
ル化フオトレジストについては、本出願人に係る
特開昭61−219034号公報に記載されている。
したがって、この発明は半導体素子を基板に接
続するためのはんだダム層としての、シリル化し
たフオトレジストの特定使用を指向したものであ
る。この材料は、この明細書に述べるC4法でク
ムロ層の代りに用いられる。
続するためのはんだダム層としての、シリル化し
たフオトレジストの特定使用を指向したものであ
る。この材料は、この明細書に述べるC4法でク
ムロ層の代りに用いられる。
この発明によれば、ブランケツトCr−Cu付着
をさせた半導体基板を作成した後、Cr−Cr層を
ポジテイブ・フオトレジストでブランケツト被覆
する。次に、フオトレジストを露出し、現像して
必要なパーソナリゼーシヨンを行う。次に回路を
画定するメタライゼーシヨン・ラインを、適当な
エツチングにより画定する。次に、ポジテイブ・
フオトレジストをはがした後、下のクロム層をエ
ツチングする。次に、第２のポジテイブ・レジス
ト・パターンを塗布してはんだダムを形成し、露
出、現像してC4およびＩ／Ｏパターンを得る。
次にポジテイブ・フオトレジストをシリル化し、
焼付ける。この発明によれば、得られたシリル化
したフオトレジストはそのまま残り、はんだバリ
アを画成する。
をさせた半導体基板を作成した後、Cr−Cr層を
ポジテイブ・フオトレジストでブランケツト被覆
する。次に、フオトレジストを露出し、現像して
必要なパーソナリゼーシヨンを行う。次に回路を
画定するメタライゼーシヨン・ラインを、適当な
エツチングにより画定する。次に、ポジテイブ・
フオトレジストをはがした後、下のクロム層をエ
ツチングする。次に、第２のポジテイブ・レジス
ト・パターンを塗布してはんだダムを形成し、露
出、現像してC4およびＩ／Ｏパターンを得る。
次にポジテイブ・フオトレジストをシリル化し、
焼付ける。この発明によれば、得られたシリル化
したフオトレジストはそのまま残り、はんだバリ
アを画成する。
この発明を用いることにより、線の解像度を改
善される。重要なことは、上部のクロムが不要に
なることである。このことは、はんだバリアの画
成に必要な上部クロムのエツチング等、工程数を
減少させることになる。さらに、フオトレジスト
のストリツピングが不要となり、環境上安全でな
い材料の必要性がなくなる。
善される。重要なことは、上部のクロムが不要に
なることである。このことは、はんだバリアの画
成に必要な上部クロムのエツチング等、工程数を
減少させることになる。さらに、フオトレジスト
のストリツピングが不要となり、環境上安全でな
い材料の必要性がなくなる。
Ｅ 実施例
第１図ないし第４図に、この発明による方法を
示す。第１図は、中間処理を行つた基板の一部を
示す。第１図に示すように、基板１０の上にクロ
ムのブランケツト層１４、および銅のブランケツ
ト層１６を付着させる。クロムおよび銅の層１４
および１６の上に、ポジテイブ・フオトレジスト
１８を塗布する。第１図は、フオトレジスト１８
の露出現像およびエツチングにより、パソナリテ
イ・パターンが画成された状態を示す。
示す。第１図は、中間処理を行つた基板の一部を
示す。第１図に示すように、基板１０の上にクロ
ムのブランケツト層１４、および銅のブランケツ
ト層１６を付着させる。クロムおよび銅の層１４
および１６の上に、ポジテイブ・フオトレジスト
１８を塗布する。第１図は、フオトレジスト１８
の露出現像およびエツチングにより、パソナリテ
イ・パターンが画成された状態を示す。
次に、この中間構造から、銅の層１６を適当な
銅のエツチング剤を使用してエツチングする。こ
れを第２図に示す。これにより、パーソナリテ
イ・パターンを画成する開口部２０および２２
が、銅の層１６を貫通して、クロム層に達する。
適切な銅のエツチング剤は、FeCl3／HCl、
CuCl2等である。このパーソナリテイ・パターン
の画成の後、適当なストリツパを用いて、フオト
レジストをはがす。次に、エツチングされた銅を
マスクにして、適当なクロムのエツチング剤を用
いて、下のクロム層１４をエツチングする。この
エツチング剤には、KMnO4／KOH、または他の
適当なクロムのエツチング剤を使用することがで
きる。代替方法として、クロムをポジテイブ・フ
オトレジストと同時に、すなわち銅のエツチング
の直後にエツチングすることもできる。しかし、
レジスト層をはがす前に、クロムのエツチング剤
がポジテイブ・フオトレジストを除去してもよ
い。
銅のエツチング剤を使用してエツチングする。こ
れを第２図に示す。これにより、パーソナリテ
イ・パターンを画成する開口部２０および２２
が、銅の層１６を貫通して、クロム層に達する。
適切な銅のエツチング剤は、FeCl3／HCl、
CuCl2等である。このパーソナリテイ・パターン
の画成の後、適当なストリツパを用いて、フオト
レジストをはがす。次に、エツチングされた銅を
マスクにして、適当なクロムのエツチング剤を用
いて、下のクロム層１４をエツチングする。この
エツチング剤には、KMnO4／KOH、または他の
適当なクロムのエツチング剤を使用することがで
きる。代替方法として、クロムをポジテイブ・フ
オトレジストと同時に、すなわち銅のエツチング
の直後にエツチングすることもできる。しかし、
レジスト層をはがす前に、クロムのエツチング剤
がポジテイブ・フオトレジストを除去してもよ
い。
第３図は、この発明の方法の顕著な中間段階を
示す。ポジテイブ・フオトレジストの第２の層２
４を、銅の層１６上にブランケツト塗布して、開
口部２０および２２を充てんする。次にこのフオ
トレジスト２４を露出し、現像してC4はんだバ
リア、Ｉ／Ｏパターン等、選択的にパターン付け
を行う。これらの開口部２５は、はんだダムを設
ける選択パターンについて、第４図に示す。次
に、ポジテイブ・フオトレジストをシリル化し、
ベークする。これは、前述の特開昭61−219034号
公報に開示された方法により行う。
示す。ポジテイブ・フオトレジストの第２の層２
４を、銅の層１６上にブランケツト塗布して、開
口部２０および２２を充てんする。次にこのフオ
トレジスト２４を露出し、現像してC4はんだバ
リア、Ｉ／Ｏパターン等、選択的にパターン付け
を行う。これらの開口部２５は、はんだダムを設
ける選択パターンについて、第４図に示す。次
に、ポジテイブ・フオトレジストをシリル化し、
ベークする。これは、前述の特開昭61−219034号
公報に開示された方法により行う。
シリル化したフオトレジストは、はんだバリア
としてそのまま残ることに注目されたい。次に、
米国特許第3392442号明細書に開示されたような
従来の方法により処理を行う。すなわち、溶触し
たはんだ浴に浸漬するなどの方法により、はんだ
開口部２５中に付着させる。これは周知の方法で
ある。代替方法として、はんだを開口部中に付着
させず、チツプにより相互接続個所に供給するこ
ともできる。得られた構造を第４図に示す。次
に、チツプをはんだ接点、すなわちC4接点28に
接続する。これを第５図に最終製品として示す。
としてそのまま残ることに注目されたい。次に、
米国特許第3392442号明細書に開示されたような
従来の方法により処理を行う。すなわち、溶触し
たはんだ浴に浸漬するなどの方法により、はんだ
開口部２５中に付着させる。これは周知の方法で
ある。代替方法として、はんだを開口部中に付着
させず、チツプにより相互接続個所に供給するこ
ともできる。得られた構造を第４図に示す。次
に、チツプをはんだ接点、すなわちC4接点28に
接続する。これを第５図に最終製品として示す。
シリル化したフオトレジスト２４の存在は、は
んだが回路のラインに接触して、チツプと基板が
短絡することがあるチツプの崩壊の原因となるの
を確実に防止するバリアとして作用する。上記の
説明により明らかなように、上部のクロムの技術
にこれまで存在した必要条件は、この発明により
除かれる。また、ポジテイブ・フオトレジストを
使用して、微細な線の解像能力が得られる。
んだが回路のラインに接触して、チツプと基板が
短絡することがあるチツプの崩壊の原因となるの
を確実に防止するバリアとして作用する。上記の
説明により明らかなように、上部のクロムの技術
にこれまで存在した必要条件は、この発明により
除かれる。また、ポジテイブ・フオトレジストを
使用して、微細な線の解像能力が得られる。
第５図に、基板の全面に残るシリル化したフオ
トレジストを示す。代替方法として、C4および
Ｉ／Ｏ部分のために必要ダムによりはんだバリア
を画成した後、シリル化したフオトレジストを選
択的に除去してもよい。しかし、シリル化したフ
オトレジストを上面に残すことにより、利点が生
じる。回路のラインと、回路のラインの縁部の裸
の銅の両面の腐食が防止される。さらに、微細な
線の橋架けが起らないので、デイツプによりスズ
めつきが可能である。
トレジストを示す。代替方法として、C4および
Ｉ／Ｏ部分のために必要ダムによりはんだバリア
を画成した後、シリル化したフオトレジストを選
択的に除去してもよい。しかし、シリル化したフ
オトレジストを上面に残すことにより、利点が生
じる。回路のラインと、回路のラインの縁部の裸
の銅の両面の腐食が防止される。さらに、微細な
線の橋架けが起らないので、デイツプによりスズ
めつきが可能である。
Ｆ 発明の効果
以上説明したように、この発明によれば、線の
解像度が改善される。重要なことは、上部のクロ
ムが不要になることである。これにより、はんだ
バリアの画成に必要な上部のクロムのエツチング
等の処理工程の数が減少する。
解像度が改善される。重要なことは、上部のクロ
ムが不要になることである。これにより、はんだ
バリアの画成に必要な上部のクロムのエツチング
等の処理工程の数が減少する。
第１図ないし第４図は、この発明の方法の各段
階を示す断面図、第５図は、はんだダムとしての
シリル化したフオトレジストを示す完成した装置
の一部の断面図である。 １０……基板、１４……Cr層、１６……Cu層、
１８……ポジテイブ・フオトレジスト、２４……
シリル化フオトレジスト。
階を示す断面図、第５図は、はんだダムとしての
シリル化したフオトレジストを示す完成した装置
の一部の断面図である。 １０……基板、１４……Cr層、１６……Cu層、
１８……ポジテイブ・フオトレジスト、２４……
シリル化フオトレジスト。
Claims (1)
- 【特許請求の範囲】 １ 半導体チツプと基板の間の電気的接点であつ
て、 (a) 上記半導体チツプと上記基板に接触するはん
だボールと、 (b) 上記基板の表面上ではんだダムの役目を果た
すように上記はんだボールをとり囲むシリル化
されたポジテイブ・フオトレジストとを具備す
る電気的接点構造。 ２ チツプを支持するための基板上に電気的接点
構造を形成するための方法において、 (a) 上記基板を、クロムと銅の層により順次ブラ
ンケツト被覆し、 (b) 上記銅の層上をポジテイブ・フオトレジスト
でブランケツト被覆し、 (c) パーソナリテイ・パターンを画成するように
上記フオトレジストを露光及び現像し、 (d) 上記銅の層をエツチングし、 (e) 上記エツチングされた銅の層をマスクとして
上記クロムの層をエツチングし、 (f) 上記エツチングされた銅及びクロムの層上に
ポジテイブ・フオトレジストの第２のブランケ
ツト層を付着し、 (g) 選択されたパターンを画成するように上記第
２のブランケツト層を露光及び現像し、 (h) 上記第２のブランケツト層をシリル化しその
後ベークする工程を有する、 電気的接点構造の形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US86026186A | 1986-05-06 | 1986-05-06 | |
| US860261 | 1986-05-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62263645A JPS62263645A (ja) | 1987-11-16 |
| JPH031830B2 true JPH031830B2 (ja) | 1991-01-11 |
Family
ID=25332822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5703587A Granted JPS62263645A (ja) | 1986-05-06 | 1987-03-13 | 電気的接点構造とその形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0246447B1 (ja) |
| JP (1) | JPS62263645A (ja) |
| DE (1) | DE3775980D1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3824008A1 (de) * | 1988-07-15 | 1990-01-25 | Contraves Ag | Elektronische schaltung sowie verfahren zu deren herstellung |
| JPH0710030B2 (ja) * | 1990-05-18 | 1995-02-01 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 多層配線基板の製造方法 |
| JPH0636472B2 (ja) * | 1990-05-28 | 1994-05-11 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 多層配線基板の製造方法 |
| DE4323064A1 (de) * | 1993-07-10 | 1995-01-12 | Morton Int Inc | Verfahren zur Herstellung einer lötbereiten gedruckten Schaltung |
| US20020020898A1 (en) | 2000-08-16 | 2002-02-21 | Vu Quat T. | Microelectronic substrates with integrated devices |
| US6555906B2 (en) | 2000-12-15 | 2003-04-29 | Intel Corporation | Microelectronic package having a bumpless laminated interconnection layer |
| US9949378B2 (en) | 2014-04-14 | 2018-04-17 | Presidio Components, Inc. | Electrical devices with solder dam |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2541044A1 (fr) * | 1983-02-21 | 1984-08-17 | Ebauchesfabrik Eta Ag | Procede de montage d'une plaquette de circuit integre sur un substrat |
| CA1248402A (en) * | 1983-09-16 | 1989-01-10 | Larry E. Stillwagon | Method of making articles using gas functionalized plasma developed layer |
-
1987
- 1987-03-13 JP JP5703587A patent/JPS62263645A/ja active Granted
- 1987-04-14 DE DE8787105552T patent/DE3775980D1/de not_active Expired - Fee Related
- 1987-04-14 EP EP19870105552 patent/EP0246447B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62263645A (ja) | 1987-11-16 |
| EP0246447A2 (en) | 1987-11-25 |
| EP0246447A3 (en) | 1988-01-13 |
| EP0246447B1 (en) | 1992-01-15 |
| DE3775980D1 (de) | 1992-02-27 |
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