JPH031825B2 - - Google Patents

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JPH031825B2
JPH031825B2 JP56105468A JP10546881A JPH031825B2 JP H031825 B2 JPH031825 B2 JP H031825B2 JP 56105468 A JP56105468 A JP 56105468A JP 10546881 A JP10546881 A JP 10546881A JP H031825 B2 JPH031825 B2 JP H031825B2
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polycrystalline
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cathode
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Haruo Okano
Yasuhiro Horiike
Takashi Yamazaki
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Toshiba Corp
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Tokyo Shibaura Electric Co Ltd
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Description

【発明の詳細な説明】 本発明は、単結晶シリコン、あるいは、ゲート
材料である多結晶シリコンの酸化シリコン
(SiO2)に対する選択エツチングに関するもので
ある。
近年集積回路は微細化の一途をたどり、最近で
は最小寸法が1〜2μmの超LSIも試作されるに至
つている。この微細加工には、通常平行平板型電
極を有する反応容器に、反応性のガスを導入し被
エツチング材料載置の電極(陰極)に高周波電力
(例えば13.56MHz)を印加することによりグロー
放電を発生させ、電子とイオンの易動度の差によ
り生じる陰極(高周波電力印加の電極)面上の負
電位により、前期グロー放電中の正イオンを加速
して被エツチング物に衝突させ、物理/化学的な
反応を利用した反応性イオンエツチング法
(Reactive Ion Etching;RIE)が用いられてい
る。
第1図は、実際にエツチングに用いられる平行
平板型電極を有するプラズマエツチング装置の概
略図を示すものである。同図において、ガス導入
口5より導入されたエツチングガスは、整合回路
9を介して印加される高周波電力10により放
電、解離され、プラズマを形成する。そして、上
記した様に、陰極1には負の直流電圧が発生し、
プラズマ中の正イオンはこの電界により加速され
て被エツチング物3に衝突し、エツチングを行う
ものである。一方、陰極1の対向電極2は、反応
容器4と1体化して陽極を形成し、この陽極上の
電位は、プラズマから見て高々20〜30ev程度の
降下電圧しか発生せず、イオン衝撃の効果は、陰
極1上に比較してかなり小さいと考えられる。以
上説明した様に、RIEにおいてはプラズマ中の正
イオン衝撃による指向性を積極的に利用している
ためにアンダカツトなく、垂直なエツチング壁を
もつた微細加工が達成されることになる。しかし
ながら塩素(Cl2)を含むガスによる高濃度不純
物添加の多結晶Sj等のエツチングでは次の様な問
題が生じる。すなわち、第2図aはレジスト11
をマスクにして、P−ドープ多結晶Siを、例えば
CBrF3/Cl2ガスによりエツチングした時のエツ
チング形状を示したものであり、SiO215と多
結晶Si12の界面において、14示した様なえぐ
れが発生し、さらにオーバエツチングを行うとエ
ツチング壁は逆テーパ状13にエツチングが進行
することが知られている。IBMのMogab等によ
れば、CF4/Cl2等の混合ガスによる多結晶Siの
エツチングにおいて、主エツチング種は、表面に
吸着し、イオン衝撃によりエネルギを与えられCl
原子であると言われており、かつ、このClとP、
As等の不純物を高濃度に添加した多結晶Siの反
応性は極めて大きく、従つて、下地SiO2までエ
ツチングが進行した後、表面に帯在するCは、表
面拡散により多結晶Siエツヂに達し、この部分を
選択的にエツチングしていくために、同図a−1
4に示した様なエグレが発生するものと考えられ
ている。(C、J、Mogab他、J、Vac、Sci、
Tehnol、17(3)、721(1980))また、同図bに示し
た様に、レジスト11と多結晶Si12の間に熱酸
化膜17が挿入されている場合には、多結晶Si1
2と前記熱酸化膜17の界面にもエグレ18が生
じる。これは、多結晶Siを酸化した時、Pの濃度
分布がパイルアツプ現象により、バルグ内に比較
して界面付近が高濃度になつているために、エグ
レが入りやすいものと考えられる。
以上説明したエグレは、動作圧力を下げること
により改善されるが、1方、圧力の低下ととも
に、前記陰極面上の直流電圧も大きくなるため、
SiO2のエツチング速度も大きくなり、従つて、
多結晶Si/SiO2比の低下をまねき、事実上使用
できないのが現状である。この様にCHF3+Cl2
CF4+Cl2では特異なえぐれが生じ、えぐれを改
善しようとして圧力を下げると選択比が低下する
という問題があつた。
一方、SF6+Cl+Ar等の不活性ガスを用いて多
結晶Siのエツチングを行なう方法が最近提案され
た(特開昭55−119177)。このガスの組み合わせ
により、高い選択比(>40)が得られるが、多結
晶Siのエツチング速度は著しく遅く、実用には向
かない。又、前記特異なえぐれについても何ら言
及されていない。
本発明は高速かつ選択性良く、しかもエグレが
発生しないドライエツチング方法を提供するもの
であり、陰極表面を炭素板又は炭化水素系の有機
膜で覆い六沸化イオウ(SF6)と塩素(Cl2)の
混合ガスのみからガスプラズマを発生させる事に
よつて上記目的が達成される事を見い出したもの
である。
以下、本発明の実施例を図面を参照して説明す
る。第3図、第4図は夫々SF6のみを用いた時の
RF電力、及び圧力に対する単結晶シリコン(a)、
P−ドープ多結晶シリコン(b)、SiO2(c)のエツチ
ング速度及び多結晶シリコン/SiO2比(d)を示す
ものである。SF6単体の場合、RF電力の増加と
ともに、各材料のエツチング速度は次第に増加す
るが選択比としては逆に小さくなつていく。第3
図は0.05Torrの条件であり、シリコンのエツチ
ング速度5000Å/minで選択比は10以下である。
また、圧力の増加に対して、多結晶Si、単結晶Si
のエツチング速度は0.05Torr付近で最大値とな
り、その後一旦低下した後、急速に上昇しはじめ
る。この急上昇の領域はいわゆるプラズマエツチ
ング領域と考えられる。一方、SiO2のエツチン
グ速度は、圧力の上昇とともに小さくなり従つ
て、選択比は圧力の上昇とともに急速に大きくな
る。しかしながら、SF6単体の場合には、いずれ
の領域においてもオーバエツチングに対して必ず
アンダーカツトが生じ実際には使用できないこと
が判明した。
これに対して、第5図は、SF6のガス圧をまず
例えば0.02Torrとし、所定のガス圧比(PCl2
PSF6)として例えば2を得たい場合は、Cl2のガ
ス圧を0.04Torrとする。次にガス圧比を保ちつ
つ、反応容器4全体のガス圧が0.05Torrとなる
様に排気系8を調整し、この操作をガス圧比を変
化させる毎に繰り返した結果得られたエツチング
特性を示したものである。RF電力は200Wであ
る。第3図、第4図と同様、陰極1は炭素(C)の薄
板1で覆つてある。これは炭化水素系の有機膜、
例えばポリエステルでも良い。第5図で、Cl2
加に対して、Si及びSiO2のエツチング速度(a)(c)
は次第に減少し続けるのに対して、多結晶Siのエ
ツチング速度(b)はCl2添加に対して完全に飽和す
るという結果が得られた。また、同図より明らか
な様に多結晶Siのエツチング速度は、Cl2添加に
もかかわらず約3500Å/minという値が得られ、
SiO2の選択比は、例えば、圧力比(Cl2の分圧/
SF6の分圧)が2.0の点で40倍以上という非常に高
い値が得られた。また、圧力比0.25、0.5、1.0、
2.0の各々の点でのSEM観察結果(第6図aは
SF6のみ、bはCl2/SF60.25、Cは0.5以上)から
第5図において多結晶Siのエツチング速度が飽和
する領域、すなわち、Cl2/SF6圧力比0.5では、
オーバエツチングに対して、マスク下のアンダカ
ツトは全く入らず、かつ、前記エグレも全く発生
しないことが解つた。
なお、圧力比0.25の時に得られる形状は、マス
クの下にはアンダカツトは入らず、逆テーパ状に
エツチングされる。以上説明した様に、本発明に
よればSF6+Cl2のみ、すなわち、不活性ガス等
の添加なしにエツチングすることによりSiO2
の充分高い選択比が得られ、かつ、多結晶Siのエ
ツチング速度を高い値に保てることができ、さら
に、エグレもなく垂直にエツチングされることか
ら、エツチングのマージンが大巾に広く取ること
ができる。以上示した結果の詳細については、現
在充分解明されていないが、第7図、第8図に示
したSF6+H2の結果からアンダーカツトについて
は以上の様な推察が可能と考えられる。第7図
は、SF6にH2を添加した場合のエツチング特性で
あり、H2の添加とともに多結晶Si、Siのエツチ
ング速度(a″)は次第に減少し、ついにSiO2
エツチング速度(b″)に等しくなることがわかつ
た。このH2の役割は、SF6から解離したF原子の
除去効果にあると考えられ(H+F→HF)、多
量のH2を添加した場合には、SFX +イオンのみに
よりエツチングが進行していくと考えられる。第
8図は、選択エツチングが行なわれるSF6とH6
圧力比が0.5の点でのSEM観察結果であり、マス
ク下のアンダカツトを生じながらかつ、逆テーパ
状にエツチングが行われることがわかつている。
これはF原子による作用と考えられる。これに対
して、第6図に示した様に、SF6とCl2の圧力比
0.25の場合には、マスク下のアンダカツトは入ら
ずに逆テーパ状にエツチングが行われており、こ
れら2つの結果から、Cl原子存在下であるにもか
かわらず、アンダーカツトがないのはCl2の多結
晶Siの壁への吸着がマスク下のアンダカツトを防
止していることが考えられる(第8図のアンダカ
ツトはF原子によると考えられる)。
以上、不純物がドープされた多結晶シリコンに
ついて述べたが、単結晶Siに置き換えても良好に
エツチングする事が出来る。
【図面の簡単な説明】
第1図は本発明に用いたドライエツチング装置
の断面図、第2図a、第2図bはCl2系ガスでP
−ドープ多多晶Siをエツチングした時のエグレを
説明するための断面図、第3図、第4図は、SF6
単体ガスを用いた時のRF電力、圧力に対する多
結晶Si、単結晶Si、SiO2のエツチング特性図、第
5図はSF6にCl2を添加した時のエツチング特性
図、第6図a,b,cはSF6とCl2の圧力比を変
えた時の断面図、第7図はSF6にH2を添加した時
のエツチング特性図、第8図は、SF6/H2で多結
晶Siをエツチングした時の断面図である。図にお
いて、 1……陰極、1……炭素板、2……陽極、3…
…被エツチング物、4……反応容器、5……ガス
導入口、6……水冷パイプ、7……テフロン、8
……排気系、9……マツチング回路、10……高
周波電源、11,20,27……レジスト、1
2,21,24,25,26……多結晶Si、13
……エツチング後の逆カーパ部、14,18,1
9……エグレ、15,22,28……SiO2、1
6,23,29……単結晶Si。

Claims (1)

    【特許請求の範囲】
  1. 1 平行平板電極間に高周波電力を印加してガス
    プラズマを発生させ、前記電極のうち陰極に単結
    晶シリコンあるいは不純物が導入された多結晶シ
    リコンから成る被エツチング物を置いてエツチン
    グするドライエツチング方法に於いて、被エツチ
    ング物が置かれる陰極表面を炭素板、又は炭化水
    素系の有機膜で覆い、六弗化イオウ(SF6及び塩
    素(Cl2)のみから成りガス圧力比(Cl2/SF6
    が0.5以上の混合ガスから前記ガスプラズマを発
    生させるようにした事を特徴とするドライエツチ
    ング方法。
JP10546881A 1981-07-08 1981-07-08 ドライエツチング方法 Granted JPS587829A (ja)

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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5180466A (en) * 1984-12-29 1993-01-19 Fujitsu Limited Process for dry etching a silicon nitride layer
JP2690900B2 (ja) * 1987-07-10 1997-12-17 株式会社日立製作所 ドライエッチング方法
US4981816A (en) * 1988-10-27 1991-01-01 General Electric Company MO/TI Contact to silicon
DE10244862B4 (de) * 2002-09-23 2006-09-14 IHP GmbH - Innovations for High Performance Microelectronics/Institut für innovative Mikroelektronik Verfahren zur Herstellung eines elektronischen Bauelements mit einer Praseodymoxid-Schicht
DE102007002782A1 (de) 2007-01-18 2008-07-31 Siemens Ag Drehantrieb mit geraden Primärteilsegmenten
JP4865915B1 (ja) * 2010-10-22 2012-02-01 泉 菅谷 糸通し機能付き携帯可能な拡大レンズ

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5437580A (en) * 1977-08-30 1979-03-20 Nec Corp Dry etching method and target film used for it
JPS55119177A (en) * 1979-02-21 1980-09-12 Ibm Silicon etching method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5437580A (en) * 1977-08-30 1979-03-20 Nec Corp Dry etching method and target film used for it
JPS55119177A (en) * 1979-02-21 1980-09-12 Ibm Silicon etching method

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