DE10244862B4 - Verfahren zur Herstellung eines elektronischen Bauelements mit einer Praseodymoxid-Schicht - Google Patents

Verfahren zur Herstellung eines elektronischen Bauelements mit einer Praseodymoxid-Schicht Download PDF

Info

Publication number
DE10244862B4
DE10244862B4 DE2002144862 DE10244862A DE10244862B4 DE 10244862 B4 DE10244862 B4 DE 10244862B4 DE 2002144862 DE2002144862 DE 2002144862 DE 10244862 A DE10244862 A DE 10244862A DE 10244862 B4 DE10244862 B4 DE 10244862B4
Authority
DE
Germany
Prior art keywords
silicon
substrate
praseodymium oxide
layer
reaction chamber
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE2002144862
Other languages
English (en)
Other versions
DE10244862A1 (de
Inventor
Udo Prof. Dr. Schwalke
Hans-Joachim Dr. Müssig
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Technische Universitaet Darmstadt
IHP GmbH
Original Assignee
Technische Universitaet Darmstadt
IHP GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Technische Universitaet Darmstadt, IHP GmbH filed Critical Technische Universitaet Darmstadt
Priority to DE2002144862 priority Critical patent/DE10244862B4/de
Priority to PCT/EP2003/010413 priority patent/WO2004030068A1/de
Publication of DE10244862A1 publication Critical patent/DE10244862A1/de
Application granted granted Critical
Publication of DE10244862B4 publication Critical patent/DE10244862B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31127Etching organic layers
    • H01L21/31133Etching organic layers by chemical means
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Inorganic Chemistry (AREA)
  • Silicon Compounds (AREA)
  • Weting (AREA)
  • Drying Of Semiconductors (AREA)
  • Cleaning Or Drying Semiconductors (AREA)

Abstract

Verfahren zum selektiven anisotropen Entfernen mindestens eines Teils einer Silizium enthaltenden Schicht von einem siliziumhaltigen Substrat mit einer zwischen dem Substrat und der Silizium enthaltenden Schicht angeordneten und Praseodymoxid enthaltenden Zwischenschicht, umfassend die Schritte:
Bereitstellen eines siliziumhaltigen Substrats mit einer Silizium enthaltenden Schicht und einer zwischen dem Substrat und der Silizium enthaltenden Schicht angeordneten und Praseodymoxid enthaltenden Zwischenschicht in einer Reaktionskammer,
Ausbilden eines Plasmas in der Reaktionskammer aus einem Reaktionsgas unter elektrischer Wechselspannung, wobei das Reaktionsgas SF6/Cl2 enthält, und
selektives anisotropes Entfernen mindestens eines Teils der Silizium enthaltenden Schicht durch Inberührungtreten des Plasmas mit dem Substrat in der Reaktionskammer.

Description

  • Die Erfindung betrifft ein Verfahren zum selektiven anisotropen Entfernen mindestens eines Teils einer Siliziumschicht von einem siliziumhaltigen Substrat mit einer zwischen dem Substrat und der Siliziumschicht angeordneten und Praseodymoxid enthaltenden Zwischenschicht.
  • Mit dem Vordringen der CMOS-Technologie zu immer kleineren Bauelementabmessungen hat die Suche nach dielektrischen Materialien begonnen, die das standardmäßig verwendete Siliziumdioxid (SiO2) ersetzen können. In MOSFETs mit Gate-Längen von weniger 0,1 μm müsste ein Gate-Dielektrikum aus SiO2 eine Schichtdicke von weniger als 1,5 nm aufweisen. Bei einer solch geringen Schichtdicke treten durch das Dielektrikum hindurchfließende Leckströme auf, die einen MOSFET zur Anwendung in den meisten Schaltkreisen untauglich machen. Da der direkt tunnelnde Leckstrom exponentiell mit der Dicke des Dielektrikums abnimmt, kann ein dielektrisches Material mit größerer Dielektrizitätskonstante bei gleicher Gate-Kapazität die selbe dielektrische Eigenschaft wie SiO2 bei höherer Schichtdicke aufweisen.
  • DE 32 16 823 A1 beschreibt ein Verfahren zum Herstellen von Strukturen von aus Metallsilizid und Polysilizium bestehenden Doppelschichten auf integrierte Halbleiterschaltungen enthaltenden Substraten durch reaktives Ionenätzen. Als Ätzgase können Gemische aus Schwefelhexafluorid (SF6) und Chlor (Cl2) eingesetzt werden.
  • Die Zusammenfassung der japanischen Patentanmeldung JP 58 007 829 A beschreibt ein Trockenätzverfahren zur Entfernung von Polysilizium, bei dem ein Ätzplasma aus einem Gasgemisch der Komponenten SF6 und Chlor Cl2 durch Anlegen einer Wechselspannung erzeugt wird.
  • Aus der DE 100 39 327 A1 ist die Verwendung von Praseodymoxid, etwa in der Form von Pr2O3, bekannt. Praseodymoxid hat eine Dielektrizitätskonstante k von etwa 30 und erlaubt daher gegenüber einer äquivalenten SiO2-Schicht eine um den Faktor 30/3,9 erhöhte Schichtdicke. Damit können Tunnelströme unterdrückt werden.
  • Ein weitgehend unbekanntes Feld ist derzeit jedoch die prozesstechnische Integration von Praseodymoxid in moderne CMOS-Prozesse. Im Rahmen des CMOS-Prozesses muss ein Schritt des anisotropen reaktiven Ionenätzens (reactive ion etching, RIE) von siliziumhaltigem Material durchgeführt werden, so beispielsweise bei der Ausbildung des aus polykristallinem Silizium gebildeten, so genannten Poly-Silizium-Gates eines MOSFET. Das technische Problem besteht hier darin, das Verfahren so auszubilden, dass der Ätzschritt auf dem Dielektrikum stoppt und so eine Beschädigung des Siliziumsubstrats vermieden wird.
  • Aufgabe der Erfindung ist es, das genannte technische Problem zu lösen, das bei der Integration von Praseodymoxid in CMOS-Prozesse auftritt.
  • Erfindungsgemäß wird diese Aufgabe gelöst durch ein Verfahren zum selektiven anisotropen Entfernen mindestens eines Teils einer Silizium enthaltenden Schicht von einem siliziumhaltigen Substrat mit einer zwischen dem Substrat und der Silizium enthaltenden Schicht angeordneten und Praseodymoxid enthaltenden Zwischenschicht, umfassend die Schritte:
    • – Bereitstellen eines siliziumhaltigen Substrats mit einer Silizium enthaltenden Schicht und einer zwischen dem Substrat und der Silizium enthaltenden Schicht angeordneten und Praseodymoxid enthaltenden Zwischenschicht in einer Reaktionskammer,
    • – Ausbilden eines Plasmas in der Reaktionskammer aus einem Reaktionsgas unter elektrischer Wechselspannung, wobei das Reaktionsgas SF6/Cl2 enthält, und
    • – Selektives anisotropes Entfernen mindestens eines Teils der, Silizium enthaltenden Schicht durch Inberührungtreten des Plasmas mit dem Substrat in der Reaktionskammer.
  • Das Problem der Entwicklung eines selektiven RIE-Prozesses wird also durch ein Verfahren zum selektiven anisotropen Entfernen mindestens eines Teils einer Silizium enthaltenden Schicht von einem siliziumhaltigen Substrat mit einer zwischen dem Substrat und der Siliziumschicht angeordneten und Praseodymoxid enthaltenden Zwischenschicht gelöst, bei dem ein aus einem Reaktionsgas unter elektrischer Wechselspannung gebildetes Plasma in einer Reaktionskammer mit dem Substrat in Berührung tritt, wobei das Reaktionsgas SF6/Cl2 enthält.
  • Das erfindungsgemäße Verfahren vermeidet eine Beschädigung des Siliziumsubstrates. Es eignet sich insbesondere zur Ätzung einer Polysilizium-Gate-Struktur. Die Selektivität des Ätzprozesses ist gegenüber dem Polysilizium-Gate 300 mal größer als gegenüber Praseodymoxid. Neben dem RIE von reinem Silizium eignet sich das erfindungsgemäße Verfahren auch zum Ätzen von siliziumhaltigen Legierungen.
  • Die Verwendung von SF6/Cl2 als Reaktionsgas ermöglicht die Verwendung eines ansonsten standardmäßigen RIE-Prozesses.

Claims (2)

  1. Verfahren zum selektiven anisotropen Entfernen mindestens eines Teils einer Silizium enthaltenden Schicht von einem siliziumhaltigen Substrat mit einer zwischen dem Substrat und der Silizium enthaltenden Schicht angeordneten und Praseodymoxid enthaltenden Zwischenschicht, umfassend die Schritte: Bereitstellen eines siliziumhaltigen Substrats mit einer Silizium enthaltenden Schicht und einer zwischen dem Substrat und der Silizium enthaltenden Schicht angeordneten und Praseodymoxid enthaltenden Zwischenschicht in einer Reaktionskammer, Ausbilden eines Plasmas in der Reaktionskammer aus einem Reaktionsgas unter elektrischer Wechselspannung, wobei das Reaktionsgas SF6/Cl2 enthält, und selektives anisotropes Entfernen mindestens eines Teils der Silizium enthaltenden Schicht durch Inberührungtreten des Plasmas mit dem Substrat in der Reaktionskammer.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Reaktionsgas aus SF6/Cl2 besteht.
DE2002144862 2002-09-23 2002-09-23 Verfahren zur Herstellung eines elektronischen Bauelements mit einer Praseodymoxid-Schicht Expired - Fee Related DE10244862B4 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE2002144862 DE10244862B4 (de) 2002-09-23 2002-09-23 Verfahren zur Herstellung eines elektronischen Bauelements mit einer Praseodymoxid-Schicht
PCT/EP2003/010413 WO2004030068A1 (de) 2002-09-23 2003-09-18 Verfahren zur herstellung eines elektronischen bauelements mit einer praseodymoxid-schicht

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE2002144862 DE10244862B4 (de) 2002-09-23 2002-09-23 Verfahren zur Herstellung eines elektronischen Bauelements mit einer Praseodymoxid-Schicht

Publications (2)

Publication Number Publication Date
DE10244862A1 DE10244862A1 (de) 2004-04-01
DE10244862B4 true DE10244862B4 (de) 2006-09-14

Family

ID=31969614

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2002144862 Expired - Fee Related DE10244862B4 (de) 2002-09-23 2002-09-23 Verfahren zur Herstellung eines elektronischen Bauelements mit einer Praseodymoxid-Schicht

Country Status (2)

Country Link
DE (1) DE10244862B4 (de)
WO (1) WO2004030068A1 (de)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE602004005442T2 (de) 2004-07-28 2007-12-06 ICT Integrated Circuit Testing Gesellschaft für Halbleiterprüftechnik mbH Emitter für eine Ionenquelle und Verfahren zu dessen Herstellung
SG176144A1 (en) * 2009-06-25 2011-12-29 Lam Res Ag Method for treating a semiconductor wafer

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1920344A1 (de) * 1969-04-22 1971-02-25 Licentia Gmbh Halbleiterbauelement
JPS587829A (ja) * 1981-07-08 1983-01-17 Toshiba Corp ドライエツチング方法
DE3216823A1 (de) * 1982-05-05 1983-11-10 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von strukturen von aus metallsilizid und polysilizium bestehenden doppelschichten auf integrierte halbleiterschaltungen enthaltenden substraten durch reaktives ionenaetzen
JPS61276327A (ja) * 1985-05-31 1986-12-06 Matsushita Electric Ind Co Ltd 微細加工法
EP0567063A2 (de) * 1992-04-20 1993-10-27 Texas Instruments Incorporated Anisotropische Ätzung von Metalloxid
DE19515346A1 (de) * 1994-05-09 1995-11-23 Ibm Selektives Aufwachsen von Silicium oder Siliciumlegierungen bei niedriger Temperatur
US5603848A (en) * 1995-01-03 1997-02-18 Texas Instruments Incorporated Method for etching through a substrate to an attached coating
WO1997015955A1 (en) * 1995-10-24 1997-05-01 The Regents Of The University Of California High temperature superconducting josephson junctions and squids
DE19937503C1 (de) * 1999-08-09 2001-01-04 Siemens Ag Verfahren zum Ätzen von wismuthaltigen Oxidfilmen
DE10049831A1 (de) * 1999-10-08 2001-08-30 Samsung Electronics Co Ltd Photoresist-Strippermittel und Verfahren zum Strippen von Photoresistaufträgen unter Verwendung des Mittels
US6358430B1 (en) * 1999-07-28 2002-03-19 Motorola, Inc. Technique for etching oxides and/or insulators

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1252320A1 (ru) * 1985-03-07 1986-08-23 Белорусский Ордена Трудового Красного Знамени Технологический Институт Им.С.М.Кирова Керамический материал
SU1709209A1 (ru) * 1989-10-23 1992-01-30 Физико-химический институт им.А.В.Богатского Способ определени самари и европи
US6656852B2 (en) * 2001-12-06 2003-12-02 Texas Instruments Incorporated Method for the selective removal of high-k dielectrics

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1920344A1 (de) * 1969-04-22 1971-02-25 Licentia Gmbh Halbleiterbauelement
JPS587829A (ja) * 1981-07-08 1983-01-17 Toshiba Corp ドライエツチング方法
DE3216823A1 (de) * 1982-05-05 1983-11-10 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von strukturen von aus metallsilizid und polysilizium bestehenden doppelschichten auf integrierte halbleiterschaltungen enthaltenden substraten durch reaktives ionenaetzen
JPS61276327A (ja) * 1985-05-31 1986-12-06 Matsushita Electric Ind Co Ltd 微細加工法
EP0567063A2 (de) * 1992-04-20 1993-10-27 Texas Instruments Incorporated Anisotropische Ätzung von Metalloxid
DE19515346A1 (de) * 1994-05-09 1995-11-23 Ibm Selektives Aufwachsen von Silicium oder Siliciumlegierungen bei niedriger Temperatur
US5603848A (en) * 1995-01-03 1997-02-18 Texas Instruments Incorporated Method for etching through a substrate to an attached coating
WO1997015955A1 (en) * 1995-10-24 1997-05-01 The Regents Of The University Of California High temperature superconducting josephson junctions and squids
US6358430B1 (en) * 1999-07-28 2002-03-19 Motorola, Inc. Technique for etching oxides and/or insulators
DE19937503C1 (de) * 1999-08-09 2001-01-04 Siemens Ag Verfahren zum Ätzen von wismuthaltigen Oxidfilmen
DE10049831A1 (de) * 1999-10-08 2001-08-30 Samsung Electronics Co Ltd Photoresist-Strippermittel und Verfahren zum Strippen von Photoresistaufträgen unter Verwendung des Mittels

Also Published As

Publication number Publication date
WO2004030068A1 (de) 2004-04-08
DE10244862A1 (de) 2004-04-01

Similar Documents

Publication Publication Date Title
DE102008016427B4 (de) Drahtbonden auf reaktiven Metalloberflächen einer Metallisierung eines Halbleiterbauelements durch Vorsehen einer Schutzschicht
DE102005024798B4 (de) Verfahren zum Herstellen eines Halbleiterbauelements mit verschiedenen dielektrischen Gateschichten
DE102007026372B4 (de) Verfahren zur Ausbildung einer Mikrostruktur in einer Halbleitervorrichtung
DE102005057075B4 (de) Halbleiterbauelement mit einer Kupferlegierung als Barrierenschicht in einer Kupfermetallisierungsschicht und Verfahren zu dessen Herstellung
DE102013104197B3 (de) Gate Kontaktstruktur für FinFET und Verfahren zur Herstellung
DE102008016425A1 (de) Verfahren zur Strukturierung einer Metallisierungsschicht durch Verringerung der durch Lackentfernung hervorgerufenen Schäden des dielektrischen Materials
DE102006029229A1 (de) Herstellungsverfahren für eine integrierte Halbleiterstruktur und entsprechende integrierte Halbleiterstruktur
DE102010063907B4 (de) Verfahren mit Deckschichtentfernung von Gateelektrodenstrukturen nach selektivem Bilden eines verformungsinduzierenden Halbleitermaterials
DE10224167B4 (de) Verfahren zur Herstellung einer Kupferleitung mit erhöhter Widerstandsfähigkeit gegen Elektromigration in einem Halbleiterelement
DE19860780A1 (de) Halbleitervorrichtung und Herstellungsverfahren einer Halbleitervorrichtung
DE102010040071B4 (de) Verfahren zur Wiederherstellung von Oberflächeneigenschaften empfindlicher Dielektrika mit kleinem ε in Mikrostrukturbauelementen unter Anwendung einer in-situ-Oberflächenmodifizierung
DE102009046260B4 (de) Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements
DE102006056624A1 (de) Verfahren zur Herstellung einer selbstjustierten CuSiN-Deckschicht in einem Mikrostrukturbauelement
DE102009023250A1 (de) Erhöhte Ätzstoppfähigkeit während der Strukturierung von siliziumnitridenthaltenden Schichtstapeln durch Vorsehen einer chemisch hergestellten Oxidschicht während der Halbleiterbearbeitung
DE10240176A1 (de) Ein dielektrischer Schichtstapel mit kleiner Dielektrizitätskonstante einschliesslich einer Ätzindikatorschicht zur Anwendung in der dualen Damaszenertechnik
DE19856082C1 (de) Verfahren zum Strukturieren einer metallhaltigen Schicht
DE10244862B4 (de) Verfahren zur Herstellung eines elektronischen Bauelements mit einer Praseodymoxid-Schicht
DE102004042168B4 (de) Halbleiterelement mit einem Metallisierungsschichtstapel mit kleinem ε mit erhöhter Widerstandsfähigkeit gegen Elektromigration und Verfahren zum Bilden des Halbleiterelements
DE10350038A1 (de) Verfahren zum anodischen Bonden von Wafern und Vorrichtung
EP1711958B1 (de) Verfahren zum Herstellen eines Kondensators mit lokal erhöhter dielektrischer Konstante und eines Zwischendielektrikums mit niedriger dielektrischer Konstante
DE102008045036B4 (de) Verringern kritischer Abmessungen von Kontaktdurchführungen und Kontakten über der Bauteilebene von Halbleiterbauelementen
DE10150822B4 (de) Verfahren zum Entfernen oxidierter Bereiche auf einer Grenzfläche einer Metalloberfläche
DE102009023378A1 (de) Wiederherstellung einer hydrophoben Oberfläche empfindlicher dielektrischer Materialen mit kleinem ε in Mikrostrukturbauelementen
DE10303925A1 (de) Dielektrische Barrierenschicht für eine Kupfermetallisierungsschicht mit einer über die Dicke hinweg variierenden Siliziumkonzentration
DE10255865B4 (de) Verfahren zum Ätzen von Kontaktlöchern mit geringem Durchmesser

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8125 Change of the main classification

Ipc: H01L 21/3105 AFI20051017BHDE

8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: IHP GMBH - INNOVATIONS FOR HIGH PERFORMANCE MI, DE

Owner name: TECHNISCHE UNIVERSITAET DARMSTADT, 64289 DARMS, DE

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee

Effective date: 20120403