DE10244862B4 - Verfahren zur Herstellung eines elektronischen Bauelements mit einer Praseodymoxid-Schicht - Google Patents
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Abstract
Verfahren
zum selektiven anisotropen Entfernen mindestens eines Teils einer
Silizium enthaltenden Schicht von einem siliziumhaltigen Substrat
mit einer zwischen dem Substrat und der Silizium enthaltenden Schicht
angeordneten und Praseodymoxid enthaltenden Zwischenschicht, umfassend
die Schritte:
Bereitstellen eines siliziumhaltigen Substrats mit einer Silizium enthaltenden Schicht und einer zwischen dem Substrat und der Silizium enthaltenden Schicht angeordneten und Praseodymoxid enthaltenden Zwischenschicht in einer Reaktionskammer,
Ausbilden eines Plasmas in der Reaktionskammer aus einem Reaktionsgas unter elektrischer Wechselspannung, wobei das Reaktionsgas SF6/Cl2 enthält, und
selektives anisotropes Entfernen mindestens eines Teils der Silizium enthaltenden Schicht durch Inberührungtreten des Plasmas mit dem Substrat in der Reaktionskammer.
Bereitstellen eines siliziumhaltigen Substrats mit einer Silizium enthaltenden Schicht und einer zwischen dem Substrat und der Silizium enthaltenden Schicht angeordneten und Praseodymoxid enthaltenden Zwischenschicht in einer Reaktionskammer,
Ausbilden eines Plasmas in der Reaktionskammer aus einem Reaktionsgas unter elektrischer Wechselspannung, wobei das Reaktionsgas SF6/Cl2 enthält, und
selektives anisotropes Entfernen mindestens eines Teils der Silizium enthaltenden Schicht durch Inberührungtreten des Plasmas mit dem Substrat in der Reaktionskammer.
Description
- Die Erfindung betrifft ein Verfahren zum selektiven anisotropen Entfernen mindestens eines Teils einer Siliziumschicht von einem siliziumhaltigen Substrat mit einer zwischen dem Substrat und der Siliziumschicht angeordneten und Praseodymoxid enthaltenden Zwischenschicht.
- Mit dem Vordringen der CMOS-Technologie zu immer kleineren Bauelementabmessungen hat die Suche nach dielektrischen Materialien begonnen, die das standardmäßig verwendete Siliziumdioxid (SiO2) ersetzen können. In MOSFETs mit Gate-Längen von weniger 0,1 μm müsste ein Gate-Dielektrikum aus SiO2 eine Schichtdicke von weniger als 1,5 nm aufweisen. Bei einer solch geringen Schichtdicke treten durch das Dielektrikum hindurchfließende Leckströme auf, die einen MOSFET zur Anwendung in den meisten Schaltkreisen untauglich machen. Da der direkt tunnelnde Leckstrom exponentiell mit der Dicke des Dielektrikums abnimmt, kann ein dielektrisches Material mit größerer Dielektrizitätskonstante bei gleicher Gate-Kapazität die selbe dielektrische Eigenschaft wie SiO2 bei höherer Schichtdicke aufweisen.
-
DE 32 16 823 A1 beschreibt ein Verfahren zum Herstellen von Strukturen von aus Metallsilizid und Polysilizium bestehenden Doppelschichten auf integrierte Halbleiterschaltungen enthaltenden Substraten durch reaktives Ionenätzen. Als Ätzgase können Gemische aus Schwefelhexafluorid (SF6) und Chlor (Cl2) eingesetzt werden. - Die Zusammenfassung der japanischen Patentanmeldung
JP 58 007 829 A - Aus der
DE 100 39 327 A1 ist die Verwendung von Praseodymoxid, etwa in der Form von Pr2O3, bekannt. Praseodymoxid hat eine Dielektrizitätskonstante k von etwa 30 und erlaubt daher gegenüber einer äquivalenten SiO2-Schicht eine um den Faktor 30/3,9 erhöhte Schichtdicke. Damit können Tunnelströme unterdrückt werden. - Ein weitgehend unbekanntes Feld ist derzeit jedoch die prozesstechnische Integration von Praseodymoxid in moderne CMOS-Prozesse. Im Rahmen des CMOS-Prozesses muss ein Schritt des anisotropen reaktiven Ionenätzens (reactive ion etching, RIE) von siliziumhaltigem Material durchgeführt werden, so beispielsweise bei der Ausbildung des aus polykristallinem Silizium gebildeten, so genannten Poly-Silizium-Gates eines MOSFET. Das technische Problem besteht hier darin, das Verfahren so auszubilden, dass der Ätzschritt auf dem Dielektrikum stoppt und so eine Beschädigung des Siliziumsubstrats vermieden wird.
- Aufgabe der Erfindung ist es, das genannte technische Problem zu lösen, das bei der Integration von Praseodymoxid in CMOS-Prozesse auftritt.
- Erfindungsgemäß wird diese Aufgabe gelöst durch ein Verfahren zum selektiven anisotropen Entfernen mindestens eines Teils einer Silizium enthaltenden Schicht von einem siliziumhaltigen Substrat mit einer zwischen dem Substrat und der Silizium enthaltenden Schicht angeordneten und Praseodymoxid enthaltenden Zwischenschicht, umfassend die Schritte:
- – Bereitstellen eines siliziumhaltigen Substrats mit einer Silizium enthaltenden Schicht und einer zwischen dem Substrat und der Silizium enthaltenden Schicht angeordneten und Praseodymoxid enthaltenden Zwischenschicht in einer Reaktionskammer,
- – Ausbilden eines Plasmas in der Reaktionskammer aus einem Reaktionsgas unter elektrischer Wechselspannung, wobei das Reaktionsgas SF6/Cl2 enthält, und
- – Selektives anisotropes Entfernen mindestens eines Teils der, Silizium enthaltenden Schicht durch Inberührungtreten des Plasmas mit dem Substrat in der Reaktionskammer.
- Das Problem der Entwicklung eines selektiven RIE-Prozesses wird also durch ein Verfahren zum selektiven anisotropen Entfernen mindestens eines Teils einer Silizium enthaltenden Schicht von einem siliziumhaltigen Substrat mit einer zwischen dem Substrat und der Siliziumschicht angeordneten und Praseodymoxid enthaltenden Zwischenschicht gelöst, bei dem ein aus einem Reaktionsgas unter elektrischer Wechselspannung gebildetes Plasma in einer Reaktionskammer mit dem Substrat in Berührung tritt, wobei das Reaktionsgas SF6/Cl2 enthält.
- Das erfindungsgemäße Verfahren vermeidet eine Beschädigung des Siliziumsubstrates. Es eignet sich insbesondere zur Ätzung einer Polysilizium-Gate-Struktur. Die Selektivität des Ätzprozesses ist gegenüber dem Polysilizium-Gate 300 mal größer als gegenüber Praseodymoxid. Neben dem RIE von reinem Silizium eignet sich das erfindungsgemäße Verfahren auch zum Ätzen von siliziumhaltigen Legierungen.
- Die Verwendung von SF6/Cl2 als Reaktionsgas ermöglicht die Verwendung eines ansonsten standardmäßigen RIE-Prozesses.
Claims (2)
- Verfahren zum selektiven anisotropen Entfernen mindestens eines Teils einer Silizium enthaltenden Schicht von einem siliziumhaltigen Substrat mit einer zwischen dem Substrat und der Silizium enthaltenden Schicht angeordneten und Praseodymoxid enthaltenden Zwischenschicht, umfassend die Schritte: Bereitstellen eines siliziumhaltigen Substrats mit einer Silizium enthaltenden Schicht und einer zwischen dem Substrat und der Silizium enthaltenden Schicht angeordneten und Praseodymoxid enthaltenden Zwischenschicht in einer Reaktionskammer, Ausbilden eines Plasmas in der Reaktionskammer aus einem Reaktionsgas unter elektrischer Wechselspannung, wobei das Reaktionsgas SF6/Cl2 enthält, und selektives anisotropes Entfernen mindestens eines Teils der Silizium enthaltenden Schicht durch Inberührungtreten des Plasmas mit dem Substrat in der Reaktionskammer.
- Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Reaktionsgas aus SF6/Cl2 besteht.
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---|---|---|---|---|
DE602004005442T2 (de) | 2004-07-28 | 2007-12-06 | ICT Integrated Circuit Testing Gesellschaft für Halbleiterprüftechnik mbH | Emitter für eine Ionenquelle und Verfahren zu dessen Herstellung |
SG176144A1 (en) * | 2009-06-25 | 2011-12-29 | Lam Res Ag | Method for treating a semiconductor wafer |
Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE1920344A1 (de) * | 1969-04-22 | 1971-02-25 | Licentia Gmbh | Halbleiterbauelement |
JPS587829A (ja) * | 1981-07-08 | 1983-01-17 | Toshiba Corp | ドライエツチング方法 |
DE3216823A1 (de) * | 1982-05-05 | 1983-11-10 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von strukturen von aus metallsilizid und polysilizium bestehenden doppelschichten auf integrierte halbleiterschaltungen enthaltenden substraten durch reaktives ionenaetzen |
JPS61276327A (ja) * | 1985-05-31 | 1986-12-06 | Matsushita Electric Ind Co Ltd | 微細加工法 |
EP0567063A2 (de) * | 1992-04-20 | 1993-10-27 | Texas Instruments Incorporated | Anisotropische Ätzung von Metalloxid |
DE19515346A1 (de) * | 1994-05-09 | 1995-11-23 | Ibm | Selektives Aufwachsen von Silicium oder Siliciumlegierungen bei niedriger Temperatur |
US5603848A (en) * | 1995-01-03 | 1997-02-18 | Texas Instruments Incorporated | Method for etching through a substrate to an attached coating |
WO1997015955A1 (en) * | 1995-10-24 | 1997-05-01 | The Regents Of The University Of California | High temperature superconducting josephson junctions and squids |
DE19937503C1 (de) * | 1999-08-09 | 2001-01-04 | Siemens Ag | Verfahren zum Ätzen von wismuthaltigen Oxidfilmen |
DE10049831A1 (de) * | 1999-10-08 | 2001-08-30 | Samsung Electronics Co Ltd | Photoresist-Strippermittel und Verfahren zum Strippen von Photoresistaufträgen unter Verwendung des Mittels |
US6358430B1 (en) * | 1999-07-28 | 2002-03-19 | Motorola, Inc. | Technique for etching oxides and/or insulators |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
SU1252320A1 (ru) * | 1985-03-07 | 1986-08-23 | Белорусский Ордена Трудового Красного Знамени Технологический Институт Им.С.М.Кирова | Керамический материал |
SU1709209A1 (ru) * | 1989-10-23 | 1992-01-30 | Физико-химический институт им.А.В.Богатского | Способ определени самари и европи |
US6656852B2 (en) * | 2001-12-06 | 2003-12-02 | Texas Instruments Incorporated | Method for the selective removal of high-k dielectrics |
-
2002
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-
2003
- 2003-09-18 WO PCT/EP2003/010413 patent/WO2004030068A1/de not_active Application Discontinuation
Patent Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE1920344A1 (de) * | 1969-04-22 | 1971-02-25 | Licentia Gmbh | Halbleiterbauelement |
JPS587829A (ja) * | 1981-07-08 | 1983-01-17 | Toshiba Corp | ドライエツチング方法 |
DE3216823A1 (de) * | 1982-05-05 | 1983-11-10 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von strukturen von aus metallsilizid und polysilizium bestehenden doppelschichten auf integrierte halbleiterschaltungen enthaltenden substraten durch reaktives ionenaetzen |
JPS61276327A (ja) * | 1985-05-31 | 1986-12-06 | Matsushita Electric Ind Co Ltd | 微細加工法 |
EP0567063A2 (de) * | 1992-04-20 | 1993-10-27 | Texas Instruments Incorporated | Anisotropische Ätzung von Metalloxid |
DE19515346A1 (de) * | 1994-05-09 | 1995-11-23 | Ibm | Selektives Aufwachsen von Silicium oder Siliciumlegierungen bei niedriger Temperatur |
US5603848A (en) * | 1995-01-03 | 1997-02-18 | Texas Instruments Incorporated | Method for etching through a substrate to an attached coating |
WO1997015955A1 (en) * | 1995-10-24 | 1997-05-01 | The Regents Of The University Of California | High temperature superconducting josephson junctions and squids |
US6358430B1 (en) * | 1999-07-28 | 2002-03-19 | Motorola, Inc. | Technique for etching oxides and/or insulators |
DE19937503C1 (de) * | 1999-08-09 | 2001-01-04 | Siemens Ag | Verfahren zum Ätzen von wismuthaltigen Oxidfilmen |
DE10049831A1 (de) * | 1999-10-08 | 2001-08-30 | Samsung Electronics Co Ltd | Photoresist-Strippermittel und Verfahren zum Strippen von Photoresistaufträgen unter Verwendung des Mittels |
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