JPH0318042A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH0318042A JPH0318042A JP15191489A JP15191489A JPH0318042A JP H0318042 A JPH0318042 A JP H0318042A JP 15191489 A JP15191489 A JP 15191489A JP 15191489 A JP15191489 A JP 15191489A JP H0318042 A JPH0318042 A JP H0318042A
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- wafer
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Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、微細化された集積回路の製造方法に関し、中
でも、冗長救済工程を用いる大容量メモリ集積回路の製
造方法に関するものである。
でも、冗長救済工程を用いる大容量メモリ集積回路の製
造方法に関するものである。
従来の技術
従来、半導体集積回路の製造方法は、第２図に示すフロ
ーで、製造されていた。すなわち、ロットスタート後、
ロフト名やウエノ）ナンノく一等のウエハＩ Ｄ （
Ｉｄｅｎｔ ｉ ｆｉｃａｔ ｔｏｎ ）形成を、半導
体ウエハに行い、次に、拡散工程（暗室工程，選択エッ
チング工程，不純物イオン注入工程，熱拡散工程，洗浄
工程，ＣＶＤ法による膜形成工程等の組み合せ繰り返す
工程）により、半導体集積回路が半導体ウェハに形成さ
れる。この後、ウエハ状態で電気的特性を検査する中検
工程が行われる。
ーで、製造されていた。すなわち、ロットスタート後、
ロフト名やウエノ）ナンノく一等のウエハＩ Ｄ （
Ｉｄｅｎｔ ｉ ｆｉｃａｔ ｔｏｎ ）形成を、半導
体ウエハに行い、次に、拡散工程（暗室工程，選択エッ
チング工程，不純物イオン注入工程，熱拡散工程，洗浄
工程，ＣＶＤ法による膜形成工程等の組み合せ繰り返す
工程）により、半導体集積回路が半導体ウェハに形成さ
れる。この後、ウエハ状態で電気的特性を検査する中検
工程が行われる。
発明が解決しようとする課題
このような従来の製造方法では、次のような課題があっ
た。すなわち、ウェハＩＤ形成には、半導体ウエハの周
辺つ筐り、半導体ウェハのオリエンテーシヲンフラット
側やその反対側の周辺に、ＹＡＧレーザ等で表面を加熱
し、半導体ウェハの表面を溶融，爆発させて、直径約１
００μｍ程度のくぼみをつくり、文字や、数字の形に読
めるように、このくぼみを連ねて符号を形成していた。
た。すなわち、ウェハＩＤ形成には、半導体ウエハの周
辺つ筐り、半導体ウェハのオリエンテーシヲンフラット
側やその反対側の周辺に、ＹＡＧレーザ等で表面を加熱
し、半導体ウェハの表面を溶融，爆発させて、直径約１
００μｍ程度のくぼみをつくり、文字や、数字の形に読
めるように、このくぼみを連ねて符号を形成していた。
歩留り低下の原因となるという課題があった。１た、半
導体ウエハヘダメージが入るという課題があった。１た
、拡散工程中の処理により、ウエノ１ＩＤマークが薄く
なシ、拡散工程終了後には、見ずらくなるという課題が
あった。
導体ウエハヘダメージが入るという課題があった。１た
、拡散工程中の処理により、ウエノ１ＩＤマークが薄く
なシ、拡散工程終了後には、見ずらくなるという課題が
あった。
本発明は、このような課題を解決するもので、半導体集
積回路の歩留ｂを向上させることを目的とするものであ
る。
積回路の歩留ｂを向上させることを目的とするものであ
る。
課題を解決するための手段
このような課題を解決するために本発明では、半導体ウ
エハ認識用の符号を半導体ウェハに形成する第１の符号
形成の工程と、集積回路を半導体ウェハに形成する工程
と、半導体ウェノＳ認識用の符号を半導体ウェハに形成
する第２の符号形成の工程と、半導体集積回路の電気特
性を検査する工程からなるものである。
エハ認識用の符号を半導体ウェハに形成する第１の符号
形成の工程と、集積回路を半導体ウェハに形成する工程
と、半導体ウェノＳ認識用の符号を半導体ウェハに形成
する第２の符号形成の工程と、半導体集積回路の電気特
性を検査する工程からなるものである。
作 用
との構戒によシ、第１のウェノ−ＩＤ形成はロフト名の
みにする事ができ、ロフトの認識は可能とした寸まで、
半導体集積回路が形威されるまでは，半導体ウエハの破
片の飛散や、レーザ光による半導体ウェハのダメージを
、最少限にする事が可能である。又、拡散工程終了後に
、中検工程に必要とするウェハナンバーを、第２のウェ
ハＩＤ形成を行う事によシ、ウェハ毎の認識が可能とな
る。
みにする事ができ、ロフトの認識は可能とした寸まで、
半導体集積回路が形威されるまでは，半導体ウエハの破
片の飛散や、レーザ光による半導体ウェハのダメージを
、最少限にする事が可能である。又、拡散工程終了後に
、中検工程に必要とするウェハナンバーを、第２のウェ
ハＩＤ形成を行う事によシ、ウェハ毎の認識が可能とな
る。
実施例
第１図は、本発明の一実施例を示す半導体集積回路の製
造フローを示す図である。ロットスタート後、第１ウェ
ハＩＤ形成で、ＹＡＧレーザーマーカー等で、ウェハに
、ロフト名を書き込む。これは、ロフトの認識が引き続
く拡散工程でできるようにするためである。ここで拡散
工程とは、洗浄工程，暗室工程，選択エッチング工程，
不純物イオン注入工程，熱拡散工程，ＣＶＤ法による膜
形成などの工程の繰り返す工程であう，拡散工程により
、半導体集積回路を半導体ウェハに形成する。ウェハ状
態で電気特性が出て電気特性を検査できる工程に１で拡
散工程が進んだ後、第２のウエハＩＤ形成で、ウエハナ
ンバーや、必要ならロフト名等のウエハを認識する符号
をウェハにＹＡＧレーザーマーカー等で書き込む。ウェ
ハを認識する符号はバーコードでもかまわない。この後
、ウエハ状態で電気特性を検査する中検工程を行う。
造フローを示す図である。ロットスタート後、第１ウェ
ハＩＤ形成で、ＹＡＧレーザーマーカー等で、ウェハに
、ロフト名を書き込む。これは、ロフトの認識が引き続
く拡散工程でできるようにするためである。ここで拡散
工程とは、洗浄工程，暗室工程，選択エッチング工程，
不純物イオン注入工程，熱拡散工程，ＣＶＤ法による膜
形成などの工程の繰り返す工程であう，拡散工程により
、半導体集積回路を半導体ウェハに形成する。ウェハ状
態で電気特性が出て電気特性を検査できる工程に１で拡
散工程が進んだ後、第２のウエハＩＤ形成で、ウエハナ
ンバーや、必要ならロフト名等のウエハを認識する符号
をウェハにＹＡＧレーザーマーカー等で書き込む。ウェ
ハを認識する符号はバーコードでもかまわない。この後
、ウエハ状態で電気特性を検査する中検工程を行う。
半導体メモリ集積回路では、大容量になると冗長救済工
程を用いて釦シ、ウエハ毎の認識を確実に行う必要があ
る。なぜなら、冗長救済するウエｌ）と冗長救済するデ
ータの一致が必要であるからである。第１図では示して
いないが、大容量の半導体メモリ集積回路では、中検工
程の後、冗長救済工程のレーザ加工処理が行なわれる。
程を用いて釦シ、ウエハ毎の認識を確実に行う必要があ
る。なぜなら、冗長救済するウエｌ）と冗長救済するデ
ータの一致が必要であるからである。第１図では示して
いないが、大容量の半導体メモリ集積回路では、中検工
程の後、冗長救済工程のレーザ加工処理が行なわれる。
この時、ウエハＩＤは、確実に読めることが必要である
。
。
発明の効果
以上のように本発明によれば、ロ，｝名のみのウェハＩ
Ｄ形成する事によりウエハナンバーを形成しないので従
来ウェハＩＤ形成工程で発生していた半導体ウエハの破
片のダストや半導体ウエノ）へのダメージを文字数の減
った割合で低減することが可能となり、半導体集積回路
の歩留りを下げる原因が少なくなり、歩留υが向上する
。豊た、拡散工程中に行われる種々の工程によう，中検
工程Ｋｈいて従来は、ウエハＩＤ符号が薄〈読みづらく
なっていたが、中検工程の直前に第２ウエハＩＤ形成で
ウエハナンバーや必要ならロフトナンバーをウェハに形
成するため、確実に正しく読めるウェハＩＤ符号（ウエ
ノ＼ナンノクー）にすることができ、本容量の半導体メ
モリ集積回路で行う冗長救済処理ミスを防ぐことができ
るという効果−＜＝ある。筐た、ＲＯＭ入のマイコンな
どは、拡散工程の途中でＲＯＭナンバーが決まる事が多
く、中検工程前に正しくウｘ ／％にＲＯＭナン／＜一
を入れる事が可能となり、中検工程で？検査ミスを防ぐ
ことができるという効果がある。
Ｄ形成する事によりウエハナンバーを形成しないので従
来ウェハＩＤ形成工程で発生していた半導体ウエハの破
片のダストや半導体ウエノ）へのダメージを文字数の減
った割合で低減することが可能となり、半導体集積回路
の歩留りを下げる原因が少なくなり、歩留υが向上する
。豊た、拡散工程中に行われる種々の工程によう，中検
工程Ｋｈいて従来は、ウエハＩＤ符号が薄〈読みづらく
なっていたが、中検工程の直前に第２ウエハＩＤ形成で
ウエハナンバーや必要ならロフトナンバーをウェハに形
成するため、確実に正しく読めるウェハＩＤ符号（ウエ
ノ＼ナンノクー）にすることができ、本容量の半導体メ
モリ集積回路で行う冗長救済処理ミスを防ぐことができ
るという効果−＜＝ある。筐た、ＲＯＭ入のマイコンな
どは、拡散工程の途中でＲＯＭナンバーが決まる事が多
く、中検工程前に正しくウｘ ／％にＲＯＭナン／＜一
を入れる事が可能となり、中検工程で？検査ミスを防ぐ
ことができるという効果がある。
第１図は本発明の一実施例を示す半導体集積回路の製造
フロー図、第２図は従来の半導体集積回路の製造フロー
図である。
フロー図、第２図は従来の半導体集積回路の製造フロー
図である。
Claims (1)
- 半導体ウェハ認識用の符号を半導体ウェハに形成する第
１の符号形成の工程と、集積回路を上記半導体ウェハに
形成する工程と、半導体ウェハ認識用の符号を上記半導
体ウェハに形成する第２の符号形成の工程と、上記半導
体集積回路の電気特性を検査する工程を有することを特
徴とする半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15191489A JPH0318042A (ja) | 1989-06-14 | 1989-06-14 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15191489A JPH0318042A (ja) | 1989-06-14 | 1989-06-14 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0318042A true JPH0318042A (ja) | 1991-01-25 |
Family
ID=15528958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15191489A Pending JPH0318042A (ja) | 1989-06-14 | 1989-06-14 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0318042A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009267199A (ja) * | 2008-04-28 | 2009-11-12 | Seiko Epson Corp | 半導体装置及びその製造方法 |
-
1989
- 1989-06-14 JP JP15191489A patent/JPH0318042A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009267199A (ja) * | 2008-04-28 | 2009-11-12 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| JP4586878B2 (ja) * | 2008-04-28 | 2010-11-24 | セイコーエプソン株式会社 | 半導体装置及びその製造方法 |
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