JPS6373534A - 半導体集積回路の検査方法 - Google Patents

半導体集積回路の検査方法

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JPS6373534A
JPS6373534A JP61217459A JP21745986A JPS6373534A JP S6373534 A JPS6373534 A JP S6373534A JP 61217459 A JP61217459 A JP 61217459A JP 21745986 A JP21745986 A JP 21745986A JP S6373534 A JPS6373534 A JP S6373534A
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JP
Japan
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integrated circuit
semiconductor integrated
inspection
external terminals
delta
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Pending
Application number
JP61217459A
Other languages
English (en)
Inventor
Yasuyuki Ohashi
大橋 康行
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Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
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Publication date
Application filed by Matsushita Electronics Corp filed Critical Matsushita Electronics Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体集積回路装置の静特性検査方法、特に、
半導体集積回路装置内の電気的断線を効率よく検査する
方法に関するものである。
従来の技術 半導体集積回路装置の静特性検査は、一般に拡散工程が
完了した段階で行なわれている。以下に従来の静特性検
査における断線検査について説明する。
第3図は従来の半導体集積回路の検査方法を示す図であ
シ、31は半導体集積回路チップ、32は半導体集積回
路チップ内に設けられた外部端子、33は外部端の断線
は次のようになされる。
まず、外部端子AK電流源34より100μAの電流を
流し込むとその電流は外部端間を分離するダイオードD
1を通って外部端子Bへ流れ出る。このとき、回路が正
しく接続されていれば上記外部端子AとBの間にはダイ
オードD1の順方向電圧降下(1個のシリコンダイオー
ドで約o、7V)に相当する電位が発生し、電圧計35
によりその電位差が検出される。逆に、回路が正しく接
続されていないが、上記の電流経路のどこかで断線が生
じているならば、電流源34の電流の流れ出るところが
ないため、外部端子AとBの間には電流源34の制限電
圧いっばいの電圧(通常数Vに設定)が発生しそれが電
圧計36により検出される。このようにして検出される
電圧の大小により電気的接続の良否の検査がなされる。
また、他の外部端子についても、上記と同じ方法の繰り
返しで隣り合う2つの外部端子間の断線検査がなされる
発明が解決しようとする問題点 上記の断線検査は、すでに説明したように半導体スライ
スの状態でなされる。とこで、半導体スライスは、周知
のようにその形状が円形であり、その周辺には、デルタ
チップと称される一部が欠損した半導体集積回路基板が
存在している。このデルタチップには、回路構成要素の
一部が作り込まれはいるものの、デルタチップは不良品
である。
したがって、デルタチップの良否判定は本来必要でない
。しかしながら、従来の検査方法では、隣シ合う外部端
子間を順次検査する動作が実行されるものであるため、
デルタチップの欠損部に至るまでの部分内に外部端子が
存在すると、この端子間の検査を実行してしまう。この
不要な検査の回数は、欠損部が少いほど多くなる。この
ように、従来の検査方法では、デルタチップに対しても
良否検査がなされてしまうため、検査能率が低下する問
題があった。
本発明は、上記の問題点を排除し、高い検査効率で半導
体スライス内に作り込まれた半導体集積回路の良否検査
を行なうことができる検査方法を提供するものである。
問題点を解決するための手段 本発明の半導体集積回路の検査方法は、半導体集積回路
素子基板面上の中心位置を対称中心とし。
対称な位置にある2つの外部端子間を検査するようにし
たものである。
作  用 本発明の半導体集積回路の検査方法によれば、デルタチ
ップを検査する状態が成立しても、対称な位置関係にあ
るべき外部端子が欠損しているため、このデルタチップ
に対する1回目の検査で不良判定がなされるところとな
る。
実施例 以下本発明の実施例について図面を参照しながら説明す
る。
第1図は本発明の検査が施される半導体スライスの周辺
部を拡大して示した平面図である。図示するように、半
導体スライス1の中には、欠損部のない正常な半導体集
積回路チップ2と周辺部に位置し、一部が欠損したデル
タチップ、3が存在している。なお、図中、4は外部端
子、6は検査用プローブである。かかる半導体スライス
に対して実施される半導体集積回路検査は次の通シであ
る。
まず、半導体スライス1内にある半導体集積回路チップ
2を矢印Xで示す方向へ1個づつ検査してゆく。欠損部
のない半導体集積回路チップ2では、第2図の拡大図か
ら明らかなようにすべての外部端子a −hが存在して
いるため、その面上の中心位置0を対称中心とし、対称
な位置にある外部端子aとe、bとf、cと9およびe
とhの間の検査が実行される。ところで、検査が進み、
デルタチップ3を検査する状態が成立した場合、外部端
子aに検査用プローブ6とが接触するものの、外部端子
eが存在しないため、検査用プローブ5eの外部端子へ
の接触はなく、この検査段階で不良判定がなされ、この
後に続く外部端子すとf、cとqおよびdとhの間の検
査を実行することなくデルタチップの検査を終了する。
作  用 以上説明した本発明の検査方法によれば、半導体スライ
スの周辺に位置するデルタチップの検査が、欠損部のな
い半導体集積回路チップの検査にくらべて極めて短い時
間で終了するところとなる。
このため、検査時間の短縮がはかられ、検査能率を高め
る効果が奏される。
【図面の簡単な説明】
第1図は半導体スライスの周辺部を拡大して示した平面
図、第2図は欠損部のない半導体集積回路チップの拡大
平面図、第3図は従来の断線検査方法を説明するための
図である。 1・・・・・・半導体スライス、2,31・・・・・・
欠損部のない半導体集積回路チップ、3・・・・・・デ
ルタチップ、4.32・−・・・・外部端子、6,33
・・・・・・検査用プローブ、34・・・・・・電流源
、35・・・・・・電圧計。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名ノー
ーースライス 5−一一於用ブローブ 第2図 31−−−’4年や幣やヤ(艮型−yn附フフ。 3z−一一外解瑞( 33−一一形e用ブb−ブ 34−−一電2毘源 35−−一電圧計 第3図

Claims (1)

    【特許請求の範囲】
  1. 半導体集積回路素子基板面上の中心位置を対称中心とし
    、対称な位置にある外部端子間に一定の電流を流し、同
    外部端子間の電位差の大小で良否判定を行なうことを特
    徴とする半導体集積回路装置の検査方法。
JP61217459A 1986-09-16 1986-09-16 半導体集積回路の検査方法 Pending JPS6373534A (ja)

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Cited By (13)

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