JPH03177935A - デバッグ回路 - Google Patents
デバッグ回路Info
- Publication number
- JPH03177935A JPH03177935A JP1317157A JP31715789A JPH03177935A JP H03177935 A JPH03177935 A JP H03177935A JP 1317157 A JP1317157 A JP 1317157A JP 31715789 A JP31715789 A JP 31715789A JP H03177935 A JPH03177935 A JP H03177935A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- strobe signal
- signal
- delay
- signal line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003111 delayed effect Effects 0.000 claims description 5
- 230000007257 malfunction Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010365 information processing Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はデバッグ回路に関し、特に情報処理システムに
おけるインサーキットエミュレータ装置を用いて論理回
路設計のデバッグのための切換えを行うデバッグ回路に
関する。
おけるインサーキットエミュレータ装置を用いて論理回
路設計のデバッグのための切換えを行うデバッグ回路に
関する。
従来技術
従来、論理回路設計用のデバッグ手法として、ＬＳＩを
エミュレートするインサーキットエミュレータ装置の使
用が非常に有効である。しかし、インサーキットエミュ
レータ装置の信号の遅延時間は実チップの遅延時間規格
に比べて一般的に大きい。
エミュレートするインサーキットエミュレータ装置の使
用が非常に有効である。しかし、インサーキットエミュ
レータ装置の信号の遅延時間は実チップの遅延時間規格
に比べて一般的に大きい。
一方、論理回路設計時には実チップの時間規格に基づい
て設計するため、デバッグ時にはインサーキットエミュ
レータ装置で動作しないという事態がしばしば発生する
。
て設計するため、デバッグ時にはインサーキットエミュ
レータ装置で動作しないという事態がしばしば発生する
。
この問題を解決する一手段として論理回路のクロック時
間を長くすることにより、遅延時間を稼いでインサーキ
ットエミュレータ装置で動作させ、実チップ使用時には
正規のクロックで動作させる切換回路を設ける方法があ
る。しかし、論理回路の中の特にインタフェース部分は
最小動作時間および最大動作時間が予め決められている
ため、クロック時間を最大動作時間以上に長くすると動
作しなくなるという欠点がある。
間を長くすることにより、遅延時間を稼いでインサーキ
ットエミュレータ装置で動作させ、実チップ使用時には
正規のクロックで動作させる切換回路を設ける方法があ
る。しかし、論理回路の中の特にインタフェース部分は
最小動作時間および最大動作時間が予め決められている
ため、クロック時間を最大動作時間以上に長くすると動
作しなくなるという欠点がある。
発明の目的
本発明の目的は、インサーキットエミュレータを用いて
ＬＳＩのデバッグを行う場合に誤動作をなくすようにし
たデバッグ回路を提供することにある。
ＬＳＩのデバッグを行う場合に誤動作をなくすようにし
たデバッグ回路を提供することにある。
発明の構成
本発明によるデバッグ回路は、ストローブ信号を直接出
力する第１の回路と、該ストローブ信号の遅延信号を出
力する第２の回路と、実チップを使用する場合前記第１
の回路の出力を選択しインサーキットエミュレータ装置
を使用する場合前記第２の回路の出力を選択するよう切
換える切換回路とを含む構成である。
力する第１の回路と、該ストローブ信号の遅延信号を出
力する第２の回路と、実チップを使用する場合前記第１
の回路の出力を選択しインサーキットエミュレータ装置
を使用する場合前記第２の回路の出力を選択するよう切
換える切換回路とを含む構成である。
実施例
次に、本発明の一実施例について図面を参！ＩＱ ｌ。
て詳細に説明する。
第１図を参照すると、本発明の一実施例は、実チップま
たはインサーキットエミュレータ装置のコネクタ端子１
０１ 、インバータ１０２、クロックの立下りエツジで
状態遷移するＤタイプフリップフロップ（ＤＦＦ）１０
３、ストローブ信号の切換スイッチ１０４、コネクタ端
子１０１およびＤ Ｆ Ｆ １０３に接続されるクロッ
ク信号線１０５、およびストローブ信号を伝送するスト
ローブ信号線１０６を含む。
たはインサーキットエミュレータ装置のコネクタ端子１
０１ 、インバータ１０２、クロックの立下りエツジで
状態遷移するＤタイプフリップフロップ（ＤＦＦ）１０
３、ストローブ信号の切換スイッチ１０４、コネクタ端
子１０１およびＤ Ｆ Ｆ １０３に接続されるクロッ
ク信号線１０５、およびストローブ信号を伝送するスト
ローブ信号線１０６を含む。
次に本発明の一実施例の動作について詳細に説明する。
第１図および第２図を参照すると、本発明の一実施例に
おいて、信号線１０６上のストローブ信号は信号線１０
５上の立下りエツジから、ある規定された遅延時間（Ｔ
ｄａ＋ａｘ）内にアクティブになる。
おいて、信号線１０６上のストローブ信号は信号線１０
５上の立下りエツジから、ある規定された遅延時間（Ｔ
ｄａ＋ａｘ）内にアクティブになる。
インサーキットエミュレータ装置（ＩＣＥ）では、実チ
ップの最大遅延時間（Ｔ ｄｍａｘ）よりも長い遅延侍
間（Ｔ ｄｍａｘ’）を要する。論理回路によっては、
実チップの最大遅延時間（Ｔ ｄｍａｘ）で動作するが
、この最大遅延時間（Ｔ ｄＩＩｌａｙ＋）より長い遅
延時間（Ｔ ｄｍａｘ’）では動作しない場合がある。
ップの最大遅延時間（Ｔ ｄｍａｘ）よりも長い遅延侍
間（Ｔ ｄｍａｘ’）を要する。論理回路によっては、
実チップの最大遅延時間（Ｔ ｄｍａｘ）で動作するが
、この最大遅延時間（Ｔ ｄＩＩｌａｙ＋）より長い遅
延時間（Ｔ ｄｍａｘ’）では動作しない場合がある。
そこで、本発明の一実施例では、切換スイッチ１０４と
、そのスイッチ１０４に与える２種類のストローブ信号
を発生するようにする。第１の種類のストローブ信号は
信号線１０７上に以下のようにして発生される。
、そのスイッチ１０４に与える２種類のストローブ信号
を発生するようにする。第１の種類のストローブ信号は
信号線１０７上に以下のようにして発生される。
信号線１０６上のストローブ信号はＤ Ｆ Ｆ １０３
に与えられる。このＤ Ｆ Ｆ １０３は信号線１０５
上のクロック信号の立下りエツジに応答して、−段サン
プリングした遅延ストローブ信号を信号線１０７に発生
する。この信号線１０７上のストローブ信号は切換スイ
ッチ１０４のＢ側に与えられる。
に与えられる。このＤ Ｆ Ｆ １０３は信号線１０５
上のクロック信号の立下りエツジに応答して、−段サン
プリングした遅延ストローブ信号を信号線１０７に発生
する。この信号線１０７上のストローブ信号は切換スイ
ッチ１０４のＢ側に与えられる。
第２の種類のストローブ信号は端子＋０１から信号線ｌ
Ｏ６を介して与えられる信号である。このストローブ信
号は切換スイッチ１０４のＡ側に与えられる。
Ｏ６を介して与えられる信号である。このストローブ信
号は切換スイッチ１０４のＡ側に与えられる。
実チップを使用する場合、切換スイッチ１０４はＡ側を
選択し、インサーキットエミュレータ装置を使用する場
合、Ｂ側を選択する。信号線１０Ｂのストローブ信号の
インアクティブ状態に応答して、Ｄ Ｆ Ｆ １０３の
出力はマスターセット（ＭＳ）条件によりインアクティ
ブ状態となる。
選択し、インサーキットエミュレータ装置を使用する場
合、Ｂ側を選択する。信号線１０Ｂのストローブ信号の
インアクティブ状態に応答して、Ｄ Ｆ Ｆ １０３の
出力はマスターセット（ＭＳ）条件によりインアクティ
ブ状態となる。
発明の効果
本発明によれば、実チップを使用する場合は、ストロー
ブ信号を直接出力する第１の回路の出力を選択し、イン
サーキットエミュレータ装置を使用する場合は、該スト
ローブ信号を遅延させた信号を出力する第２の回路の出
力を選択するようにすることにより、実チップのストロ
ーブ信号の遅延時間に比べてインサーキットエミュレー
タ装置のストローブ信号の遅延時間が大きくても誤動作
しないという効果がある。
ブ信号を直接出力する第１の回路の出力を選択し、イン
サーキットエミュレータ装置を使用する場合は、該スト
ローブ信号を遅延させた信号を出力する第２の回路の出
力を選択するようにすることにより、実チップのストロ
ーブ信号の遅延時間に比べてインサーキットエミュレー
タ装置のストローブ信号の遅延時間が大きくても誤動作
しないという効果がある。
第１図は本発明の一実施例の構成を示す図、第２図は本
発明の一実施例の動作を説明するための図である。 主要部分の符号の説明 ｌＯ３・・・・・・Ｄタイプフリップフロップ１０４・
・・・・・切換スイッチ 出廓人 日本電気株式会社（外１名）
発明の一実施例の動作を説明するための図である。 主要部分の符号の説明 ｌＯ３・・・・・・Ｄタイプフリップフロップ１０４・
・・・・・切換スイッチ 出廓人 日本電気株式会社（外１名）
Claims (1)
- （１）ストローブ信号を直接出力する第１の回路と、該
ストローブ信号の遅延信号を出力する第２の回路と、実
チップを使用する場合前記第１の回路の出力を選択しイ
ンサーキットエミュレータ装置を使用する場合前記第２
の回路の出力を選択するよう切換える切換回路とを含む
ことを特徴とするデバッグ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1317157A JPH03177935A (ja) | 1989-12-06 | 1989-12-06 | デバッグ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1317157A JPH03177935A (ja) | 1989-12-06 | 1989-12-06 | デバッグ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03177935A true JPH03177935A (ja) | 1991-08-01 |
Family
ID=18085087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1317157A Pending JPH03177935A (ja) | 1989-12-06 | 1989-12-06 | デバッグ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03177935A (ja) |
-
1989
- 1989-12-06 JP JP1317157A patent/JPH03177935A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0792243A (ja) | 半導体装置 | |
| JPH03177935A (ja) | デバッグ回路 | |
| JPS638612B2 (ja) | ||
| US6211724B1 (en) | Duplex board system with a glitch cancellation circuit | |
| JPH0294812A (ja) | スイッチ回路 | |
| JPS63282820A (ja) | クロック信号切換え方式 | |
| JPS59104820A (ja) | フリツプフロツプ回路 | |
| JP2953713B2 (ja) | 半導体集積回路 | |
| JP2665083B2 (ja) | 半導体集積回路のテスト回路 | |
| JPH0537306A (ja) | フリツプフロツプ回路 | |
| KR100258260B1 (ko) | 전전자 교환기의 이중화 장치 | |
| KR910002120Y1 (ko) | D플립플롭과 버퍼 겸용회로 | |
| JPH02203611A (ja) | フリップフロップ回路 | |
| JPH04369490A (ja) | 半導体集積回路 | |
| JPH01194014A (ja) | クロック切換装置 | |
| JPH02109414A (ja) | 半導体集積回路 | |
| JPS6236573A (ja) | 論理回路 | |
| JPH04273713A (ja) | 同時動作防止機能付きフリップフロップ回路 | |
| JPH07297857A (ja) | モード切り替えインタフェース回路 | |
| JPH0576775B2 (ja) | ||
| JPH02145011A (ja) | 波形整形回路 | |
| JPH02159586A (ja) | テストモード指定回路 | |
| JPH0561817A (ja) | 半導体装置および電子機器 | |
| JPH0546437A (ja) | エミユレータ | |
| JPH04207411A (ja) | 選択回路 |