JPH03175736A

JPH03175736A - 分周回路

Info

Publication number: JPH03175736A
Application number: JP31579689A
Authority: JP
Inventors: Masako Akiyama; 秋山　昌子
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-12-04
Filing date: 1989-12-04
Publication date: 1991-07-30

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は分周回路に関し、特にオーバーサンプリング手
法を用いたＡ／Ｄ、Ｄ／Ａコンバータにクロック信号を
供給するための分周回路に関する。

〔従来の技術〕

ファクシミリ装置はその端末機能にしたがって一般に０
２機、Ｇ３機という名称で分類されている。０２機、Ｇ
３機の端末特性によって一般公衆回線網からアナログ信
号をデジタル信号に変換するサンプリング周波数最適値
が決ってくる。０２機の場合、その装置定数からサンプ
リング周波数］０．３６８ＫＨｚ　、　０３機の場合、
その変復調の特性からサンプリング周波数９．６ＫＨｚ
となる。よって０２機、０３機両方に対応できるファク
シシミリはサンプリング周波数１．０ｊ６８Ｋｌ（ｚと
９．６ＫＨｚの２通りのサンプリングができる必要があ
る。なお、Ａ／Ｄコンバータに供給する動作クロックで
Ａ／Ｄコンバータのサンプリングが定まる。

オーバーサンプリング手法とは、所望のサンプリング周
波数の２ｎ倍でアナログ信号をサンプリングして、所望
のサンプリング周波数にダウンサンプリングする方法で
ある。これはＡ／Ｄコンバータを小さいアナログ回路で
構成てきる非常に有効な手法である。

ファクシミリ装置のＡ／Ｄコンバータをオーバーサンプ
ル手法で構成する場合、オーバーサンプリングレート１
２８倍とすると、Ｇ２機は１．３２７１０４ＭＨｚ　、
　Ｇ　３機は１．２２８８Ｍ１（ｚでオーバーサンプリ
ングすることになる。Ａ／Ｄコンバータへの供給クロッ
クをオーバーサンプリング周波数の４倍とすると、０２
機の場合は、５．３０８４ｉ６ＭＨｚ、０３機の場合は
、４．９１５２ＭＨｚが必要となる。これを共通のマス
タークロックから供給すると最小公倍数１３２．７１０
４ＭＨｚという高い周波数の発振回路が必要となる。

しかし、１３２．７１０４ＭＨｚという高い周波数を正
確に発振することは非常に困難であり結局、０２機用と
０３機用の２種類の発振回路を設けることとなる。

第５図に従来の分周回路の構成を示す。第１−の発振回
路１１は０３機用の周波数９．８３０４ＭＨｚを発生し
、第１の分周器１２は第１の発振器１１からの９．８３
０４ＭＨｚを入力し、周波数を１／２に分周する。第２
の分周器１３は第１の分周器１２からの４、＋９５２Ｍ
Ｈｚを入力し、周波数を１／’５１２に分周する。これ
らとは別に、第２の発振回路１４は０２機用の周波数１
０．６１６８３２ＭＩＩｚを発生し、第３の分周器１５
は第、２の発振器１４からの１０．６１６８３２ＭＨｚ
を入力し、周波数を１／２に分周する。第４の分周器１
６は第３の分周器１５からの５ｊ０８４１６ＭＨｚを入
力し、周波数を１１５１２に分周する第４の分周器であ
る。

以下、第４図を用いて動作を説明する。第１の発振回路
１１から周波数９．８３０’４Ｍ１（ｚのクロックを入
力とする第１の分周器１２は周波数を１／２に分周して
周波数４．１９５２ＭＨｚのクロックを出力する。第１
の分周器１２の出力クロックはＧ３機のオーバーサンプ
リングＡ／Ｄコンバータの動作クロックとして用いられ
る。第２の分周器１３は第１の分周器１２の出力クロッ
ク４．１９５２Ｍ１（ｚを入力とし周波数を１１５１２
に分周して０３機サンプリング周波数９．６ＭＨｚを出
力する。

第２の発振回路１４から周波数１０．６１６８３２ＭＨ
ｚのクロックを入力とする第３の分周器１５は周波数を
１／２に分周して周波数５ｊ０８４１６ＭＨｚのクロッ
クを出力する。第３の分周器１５の出力クロックは０２
機のオーバーサンプリングＡ／Ｄコンバータの動作クロ
ックとして用いられる。第４の分周器１６は第３の分周
器１５の出力クロック５．３０８４１６ＭＨｚを入力と
し周波数を１１５１２に分周して０２機サンプリング周
波数１０ｊ６８ＫＨｚを出力する。

以上説明したように、従来は０２機用の発振回路及びそ
の分周器と、０３機用の発振器及びその分周器は別々に
設けられていた。

〔発明が解決しようとする課題〕

Ｇ３機およびＧ２機として動作するファクシミリのＡ／
Ｄコンバータにおいては、Ｇ３機Ａ／Ｄコンバータ対応
用の４．９１５２ＭＩＩｚとＧ２機Ａ／Ｄコンバータ対
応用の５ｊ０８４１６ＭＨｚの２種類のクロックが必要
であり、最小公倍数の発振回路を用いると約１３３　Ｍ
Ｈｚと高い周波数となる。上述した従来の分周回路では
、約１３３ＭＨｚと高い発振回路を実現することは困難
なため、０３機対応用の第一１の発振回路９．８３０４ＭＦｌｚと０２機対応用第２
の発振回路１０．６１６８３２ＭＨｚの２種類の発振回
路を設けることになる。これは回路が大きくなり、また
コストもかかる原因になるという問題点がある。

本発明の目的は、１つの発振回路から容易に２種類以上
のクロ、ツクが発生することが可能な分周回路を提供す
ることにある。

〔課題を解決するための手段〕

本発明の分周回路は、発振回路と、所定の制御信号発生
パターンを格納しそのパターンに対応した制御信号を順
次発生させる記憶手段と、前記発振回路の出力クロック
を入力信号とし前記制御信号に応答して前記入力信号に
対する分周比を変化させる分周器とを有することを特徴
とする。

〔実施例〕

次に本発明について図面を参照しながら説明する。

第１図は本発明の一実施例を説明するためのブロック図
である。第１図において、発振回路１は９．８３０４Ｍ
１（ｚのクロック信号を発生し、第１の分周６− 器２は発振回路１から９．８３０４ＭＩ＋７．を入力し
、周波数を１／２にする。第２の分周器３は第１の分周
器１の出力４．１９５２ＭＨｚを入力し、周波数を１１
５１２にして９．６ＫＨｚを出力する。第３の分周器４
は発振回路１から９．８３０４ＭＩｌｚを入力とし、記
憶手段からの制御信号に従って周波数を１−／２あるい
は１と分周する。記憶手段５は第３の分周器４の出力を
入力し、第３の分周器４の分周のパターンを２５６ビツ
トで記憶し、第３の分周器の動作を決める制御信号を出
力する。

第４の分周器６は第３の分周器４の出力を入力し周波数
１１５１２にして１０ｊ６９６ＫＨｚを出力する。

第２図は本実施例の動作を説明するためのタイムチャー
ト、第３図は記憶手段５の記憶内容の一例を示した図で
ある。第１図乃至第３図を用いて動作を説明する。まず
、０３機として動作する場合を説明する。発振回路１か
ら周波数９．８３０４ＭＨｚのクロックを入力とする第
１の分周器２は、周波数を１７２に分周して周波数４．
Ｉ９５２ＭＩＩｚのクロックを出力する。第１の分周器
２の出力クロックは０３機のオーバーサンプリングＡ／
Ｄコンバータの動作クロックとして用いられる。第２の
分周器３は第１の分周器２の出力クロツク４．１９５２
ＭＨｚを入力とし周波数を１１５１２に分周して０３機
サンプリング周波数９．６ＫＨｚを出力する。

次にＧ２機として動作する場合を説明する。発振回路１
から周波数９．８３０４ＭＨｚのクロックを入力とする
第３の分周器４は記憶手段５からの制御信号にしたがっ
て入力周波数を１／２あるいは１（入力をそのまま出力
とする）に分周して出力する。第２図を参照して第３の
分周器４の分周の方法を説明する。制御信号がパＯ“の
時、第３の分周器４は入力クロックに対し１／２分周し
た後、１７２分周して出力する。すなわち、第３の分周
器４の出力は制御信号が゛′０パの時、区間Ａのように
なる。

制御信号が′１°′の時、第３の分周器４は入力クロッ
クに対し１／２分周そして１分周（入力がそのまま出力
となる）して出力とする。すなわち、第３の分周器４の
出力は区間Ｂのようになる。

ここで、制御信号を出力する記憶手段５は、例えば１ビ
ツトＸ２５６　（Ｏ番地から２５５番地）で構成され、
１ビツトが順次制御信号となる。１×２５６ビツトの制
御信号発生パターン内容の一例を第３図に示す。第３図
の（０，１，Ｏ，０゜０．１．）Ｘ２１は’Ｏ，］、Ｏ
，Ｏ，０，１”のパターンを２１回繰り返すことを意味
する。記憶手段５は第３の分周器４の出力クロックを入
力し、クロックに同期して制御信号を出力する。

なお、記憶手段５に用いるメモリーの種類は、ＲＯＭ　
−ＲＡＭ等、すべて適用可能であり、ビット数も所望の
量で可能である。更に、第３図に示すパターンは一例で
あり、パ０“及び１“の数の比率が変換させる周波数に
応じた数だけあればよく、このパターンに限定されるこ
とはない。

このようにパターン化された制御信号により発振回路１
からのクロックを１／２分周又は１−／１分周し、その
出力信号を第４の分周器６により１．１５１２分周する
ことにより、０２機サンプリング周波数として用いるこ
とができるメ約１０ｊ６８ＫＨｚの周波数のクロックを
発生することが可能になる。

本発明の第２の実施例のブロック図を第４図に示す。発
振回Ｉ￥８１、第１の分周器２、第２の分周器３、第３
の分周器４及び第４の分周器６についての動作は第１の
実施例と同じである。７ａは第４の分周器６の出力（以
下内部クロックとする）と外部からの１０ｊ６８ＫＨｚ
　　（以下外部クロックとする）を入力し両者の位相を
比較して選択信号を出力する比較器、５ａは１ビツトＸ
２５６＋１ビツトからなり第３の分周器４の出力と選択
信号を入力とし制御信号を出力する記憶手段である。

第２の実施例の動作を説明する。０３機の場合は実施例
に同じである。Ｇ２機の場合を説明する。発振回１￥ｌ
）１から周波数９．８３０４ＭＨｚのクロックを入力と
する第３の分周器４は制御手段５ａからの制御信号の所
定パターンにしたがって入力周波数を１／２あるいは１
に分周して出力する。比較０器７ａは第４の分周器６の出力である内部クロックと外
部からの１ｏｊ６８ＫＨｚの外部クロックとの位相比較
を行ない、内部クロックが外部クロックに対し位相が遅
れている時選択信号として１″を出力し、位相が早い時
選択信号として“Ｏ＋＋を出力する。記憶手段５ａはｌ
ビットのデータが０番地から２５５番地まであり、デー
タパターンは第１の実施例と同じであるが、２５５番地
において′１°′とＯ′°の２ビツトとなる。２５５番
地のどちのデータが出力されるかは比較器７ａからの入
力信号である選択信号で決る。選択信号が“１′°の時
、“１″が出力され、選択信号が′“０″の時”　ｏ　
”を出力する。制御信号が′１′′であると第３の分周
器４は第２の区間Ｂの分周を実行し、これは内部クロッ
クの位相を早める結果となる。また制御信号がパＯ“で
あると第３の分周器４は第２図の区間Ａの分周を実行し
、これは内部クロックの位相を遅くする結果となる。こ
のデータは第３の分周器４の出力クロックを入力して第
２図のクロックに同期して制御信号として第３の分周器
４に順次出力する。

本実施例により位相制御が可能になる。

以上説明した実施例では、Ｇ２及びＧ３用のサンプリン
グクロック生成例を示したが、本発明はそれに限定する
ことなく発振回路の周波数、分周器の分周量及び記憶手
段のパターンを所定の値に設定することにより、所望の
周波数を発生することが可能となる。

例えば、９．８３０４ＭＨｚのクロックを、第３の分周
器により１／２分周と１／３分周の組合せのパができる
。

〔発明の効果〕

以上説明したように本発明は、第３の分周器による分周
のやり方を一定にせず、１／Ｉ（と１／（Ｋ＋１）の２
通りに設定し、制御信号にしたがってどちらかを選択し
、この１／に分周と１７（Ｋ＋１）分周を組合せること
によって、１／ｋｔ。

ｋ２分周（ｋｌ、に２　＋整数、ｋｌ、に２：　Ｏでな
い）という分母が整数ではなく小数点をもった分周器と
して動作させる。これにより、発振回路１個から１／に
分周と１／に１．に２の少なくとも２種類のクロックを
抽出することできるという効果がある。

また、外部からの入力クロックと内部抽出クロックの比
較結果を第３の分周器への制御信号にフィードバックす
ることにより１／に１＋に２分周のクロックに対し、位
相制御の要素も持たせることもできる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を説明するためのブロッ
ク図、第２図は第１図の動作波形図、第３図は記憶手段
のデータパターンの一例を示す図、第４図は本発明の第
２の実施例を説明するためのブロック図、第５図は従来
例を説明するためのブロック図である。１・・・発振回路、２・・・第１の分周器、３・・・第
２の分周器、４・・・第３の分周器、５・・・記憶手段
、６・・・３第４の分周器、１１・・・第１の発振回路、１２・・・
第１の分周器、１３・・・第２の分周器、１４・・・第
２の発振回路、１５・・・第３の分周器、１６・・・第
４の分周器。

Claims

【特許請求の範囲】

発振回路と、所定の制御信号発生パターンを格納しその
パラーンに対応した制御信号を順次発生させる記憶手段
と、前記発振回路の出力クロックを入力信号とし前記制
御信号に応答して前記入力信号に対する分周比を変化さ
せる分周器とを有することを特徴とする分周回路。