JPH03174728A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03174728A JPH03174728A JP1314804A JP31480489A JPH03174728A JP H03174728 A JPH03174728 A JP H03174728A JP 1314804 A JP1314804 A JP 1314804A JP 31480489 A JP31480489 A JP 31480489A JP H03174728 A JPH03174728 A JP H03174728A
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Links
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Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の電極接続部の高密度化を実現す
る製造方法に関する。
る製造方法に関する。
従来の技術
従来の製造方法を、第２図ａ−ｄの工程断面図により説
明する。
明する。
第２図ａは、被接続物として例えばシリコン基板２１を
用い、予め主面上に形成された第１マスク合せパタン２
２を基準にして、シリコン酸化膜等から成る第１絶縁膜
２３上に、フォトレジスト等から成る第１接続孔形戒用
マスクパタン２４を位置合せ、第１絶縁膜２３を選択的
にエツチングし、第１接続孔２２を形成した。第２図す
は、前記第１接続孔形成用マスクパタン２４を選択的に
除去、第１電極２６として例えばＮ型不純物を含有した
多結晶シリコンを形成し、前記第１マスク合せパタン２
２を基準にフォトレジスト等から戒る第１電極形成用マ
スクパタン２７を位置合せ、多結晶シリコンを選択的に
エツチングした。第２図Ｃは、前記第１電極形成用マス
クパタン２７を選択的に除去し、シリコン酸化膜等によ
り第２絶縁膜２８を形成、前記第１マスク合せパタン２
２を基準に、フォトレジスト等から成る第２接続孔形成
用マスクパタン２９を位置合せ、第２絶縁膜２８を選択
的にエツチングし、第２接続孔３０を形成した。第２図
ｄは、前記第２接続孔形成用マスクパタン２９を選択的
に除去し、アルミニウム等による第２電極３１を接続し
た。
用い、予め主面上に形成された第１マスク合せパタン２
２を基準にして、シリコン酸化膜等から成る第１絶縁膜
２３上に、フォトレジスト等から成る第１接続孔形戒用
マスクパタン２４を位置合せ、第１絶縁膜２３を選択的
にエツチングし、第１接続孔２２を形成した。第２図す
は、前記第１接続孔形成用マスクパタン２４を選択的に
除去、第１電極２６として例えばＮ型不純物を含有した
多結晶シリコンを形成し、前記第１マスク合せパタン２
２を基準にフォトレジスト等から戒る第１電極形成用マ
スクパタン２７を位置合せ、多結晶シリコンを選択的に
エツチングした。第２図Ｃは、前記第１電極形成用マス
クパタン２７を選択的に除去し、シリコン酸化膜等によ
り第２絶縁膜２８を形成、前記第１マスク合せパタン２
２を基準に、フォトレジスト等から成る第２接続孔形成
用マスクパタン２９を位置合せ、第２絶縁膜２８を選択
的にエツチングし、第２接続孔３０を形成した。第２図
ｄは、前記第２接続孔形成用マスクパタン２９を選択的
に除去し、アルミニウム等による第２電極３１を接続し
た。
前記の製造方法で、第１接続孔形成用２４．第１電極形
戒用２７．第２接続形成用２９の各マスクパタンは、第
１マスク合せパタン２２とを一致させるように行なう。
戒用２７．第２接続形成用２９の各マスクパタンは、第
１マスク合せパタン２２とを一致させるように行なう。
しかし実際上はある程度の合せずれを見込まなければな
らず、ここでは最大Ｘのずれを許容するとする。従って
、第２図ａ〜ｄの製造方法によると、第３図に示す第１
接続孔２５−第１電極２６のマスク合せ余裕４１は、例
えば第１接続孔２５が＋Ｘμｍ、Ｘμｍ様２６がＸμｍ
のずれを生じたとすると、２ｘμｍ程度必要となる。
らず、ここでは最大Ｘのずれを許容するとする。従って
、第２図ａ〜ｄの製造方法によると、第３図に示す第１
接続孔２５−第１電極２６のマスク合せ余裕４１は、例
えば第１接続孔２５が＋Ｘμｍ、Ｘμｍ様２６がＸμｍ
のずれを生じたとすると、２ｘμｍ程度必要となる。
発明が解決しようとする課題
しかしながら、前記半導体装置の製造方法では許容する
最大のマスク合せずれをＸμｍとした場合、第３図に示
す第１電極のマスク合せ余裕４１を２Ｘμｍ程度必要で
ある為、電極接続部の高密度化の妨げとなるという課題
があった。
最大のマスク合せずれをＸμｍとした場合、第３図に示
す第１電極のマスク合せ余裕４１を２Ｘμｍ程度必要で
ある為、電極接続部の高密度化の妨げとなるという課題
があった。
本発明は前記従来の課題を解決するもので、電極接続部
の高密度化を実現することのできる半導体装置の製造方
法を提供することを目的とする。
の高密度化を実現することのできる半導体装置の製造方
法を提供することを目的とする。
課題を解決するための手段
この目的を達成するために本発明の半導体装置の製造方
法は、第１接続孔形成と同時に第２マスク合せパタンを
形成する工程と、第１電極形成用マスクパタンを前記第
２マスクパタンを基準にマスク合せを行なう工程とを備
えている。
法は、第１接続孔形成と同時に第２マスク合せパタンを
形成する工程と、第１電極形成用マスクパタンを前記第
２マスクパタンを基準にマスク合せを行なう工程とを備
えている。
作用
この構成によって第１接続孔に対する第１電極マスク合
せ精度が向上する為、第１電極のマスク合せ余裕を少な
くてき、電極接続部の高密度化を実現することができる
。
せ精度が向上する為、第１電極のマスク合せ余裕を少な
くてき、電極接続部の高密度化を実現することができる
。
実施例
以下、本発明の一実施例について、第１図ａ〜ｇに示す
断面構造図を参照しながら説明する。
断面構造図を参照しながら説明する。
第１図ｇは、被接続物として例えばシリコン基板１であ
り、主面上に予め第１マスク合せパタン２が形成されて
いる。第１図すは、前記シリコン基板ｌ上に第１絶縁膜
３として例えばＣＶＤ法によりシリコン酸化膜を２００
ｎｍ形成し、フォトレジスト等から成る第１接続孔形成
用マスクパタン４を、前記第１マスク合せパタン２を基
準に位置合せして形成した。この時、前記第１接続孔形
成用マスクパタン４は、第２マスク合せパタン形成用マ
スクパタン４ａを内蔵しており同時に形成される。第１
図ｇは、前記マスクパタン４及び４ａにより第１絶縁膜
３を選択的に例えばドライエツチングし、第２マスク合
せパタン５及び第１接続孔７を形成、マスクパタン４及
び４ａを選択的に除去し、第１電極７として例えばリン
をＩ Ｘ １０”ｃｍ−３程度含有した多結晶シリコン
を減圧ＣＶＤ法により形成した。第１図ｄは、前記第２
マスク合せパタン５を基準に位置合せをして第１電極形
成用マスクパタン８をフォトレジスト等により形成した
。第１図ｇは、前記第１電極形成用マスクパタン８によ
り多結晶シリコンを選択的にエツチング、第１電極７を
形成し、マスクパタン８を選択的に除去、第２絶縁膜９
として例えばシリコン酸化膜を５００ｎｍ形成した。第
１図ｆは、前記第１電極７上の第２絶縁膜９に選択的エ
ツチング法にて第２接続孔１０を形成した。
り、主面上に予め第１マスク合せパタン２が形成されて
いる。第１図すは、前記シリコン基板ｌ上に第１絶縁膜
３として例えばＣＶＤ法によりシリコン酸化膜を２００
ｎｍ形成し、フォトレジスト等から成る第１接続孔形成
用マスクパタン４を、前記第１マスク合せパタン２を基
準に位置合せして形成した。この時、前記第１接続孔形
成用マスクパタン４は、第２マスク合せパタン形成用マ
スクパタン４ａを内蔵しており同時に形成される。第１
図ｇは、前記マスクパタン４及び４ａにより第１絶縁膜
３を選択的に例えばドライエツチングし、第２マスク合
せパタン５及び第１接続孔７を形成、マスクパタン４及
び４ａを選択的に除去し、第１電極７として例えばリン
をＩ Ｘ １０”ｃｍ−３程度含有した多結晶シリコン
を減圧ＣＶＤ法により形成した。第１図ｄは、前記第２
マスク合せパタン５を基準に位置合せをして第１電極形
成用マスクパタン８をフォトレジスト等により形成した
。第１図ｇは、前記第１電極形成用マスクパタン８によ
り多結晶シリコンを選択的にエツチング、第１電極７を
形成し、マスクパタン８を選択的に除去、第２絶縁膜９
として例えばシリコン酸化膜を５００ｎｍ形成した。第
１図ｆは、前記第１電極７上の第２絶縁膜９に選択的エ
ツチング法にて第２接続孔１０を形成した。
第１図ｇは、アルミニウム等による第２電極１１を接続
した。
した。
以上のように本実施例によれば、第１接続孔６形成時に
、同時に第２マスク合せパタン５を形成し、第１電極７
の形成を第２マスク合せパタン５を基準に行うことによ
り、第１接続孔６に対する第１電極７のマスク合せ精度
が向上する。例えば、第３図に示す第１接続孔２５−第
１電極２６のマスク合せ余裕４１は、許容する最大のマ
スク合せずれをＸとし、例えば第１接続孔２５に対し第
１電極２６が＋Ｘμｍ又は、−Ｘμｍのずれを生したと
しても、Ｘμｍ程度で良い。
、同時に第２マスク合せパタン５を形成し、第１電極７
の形成を第２マスク合せパタン５を基準に行うことによ
り、第１接続孔６に対する第１電極７のマスク合せ精度
が向上する。例えば、第３図に示す第１接続孔２５−第
１電極２６のマスク合せ余裕４１は、許容する最大のマ
スク合せずれをＸとし、例えば第１接続孔２５に対し第
１電極２６が＋Ｘμｍ又は、−Ｘμｍのずれを生したと
しても、Ｘμｍ程度で良い。
発明の効果
本発明は、第１接続孔形成用マスクに第２マスク合せパ
タンを内蔵、同時形成し、第１電極形成用マスクを、前
記第２マスク合せパタンを基準にマスク合せすることに
より、第１接続孔−第１電極のマスク余裕を少なくでき
、電極接続部の高密度化を実現できるものである。
タンを内蔵、同時形成し、第１電極形成用マスクを、前
記第２マスク合せパタンを基準にマスク合せすることに
より、第１接続孔−第１電極のマスク余裕を少なくでき
、電極接続部の高密度化を実現できるものである。
第１図は本発明の一実施例における半導体装置の製造方
法を示す工程断面図、第２図は従来例を説明する製造工
程断面図、第３図はマスク合せ余裕を説明する断面図で
ある。 １・・・・・・シリコン基板、２・・・・・・第１マス
ク合せバタン、３・・・・・・第１絶縁膜、４・・・・
・・第１接続孔形成用マスクバタン、４ａ・・・・・・
第２マスク合せパタン形成用マスクバタン、５・・・・
・・第２マスク合せバタン、６・・・・・・第１接続孔
、７・・・・・・第１電極、８・・・・・・第１電極形
戒用マスクバタン、９・・・・・・第２絶縁膜、１０・
・・・・・第２接続孔、１１・・・・・・第２電極。
法を示す工程断面図、第２図は従来例を説明する製造工
程断面図、第３図はマスク合せ余裕を説明する断面図で
ある。 １・・・・・・シリコン基板、２・・・・・・第１マス
ク合せバタン、３・・・・・・第１絶縁膜、４・・・・
・・第１接続孔形成用マスクバタン、４ａ・・・・・・
第２マスク合せパタン形成用マスクバタン、５・・・・
・・第２マスク合せバタン、６・・・・・・第１接続孔
、７・・・・・・第１電極、８・・・・・・第１電極形
戒用マスクバタン、９・・・・・・第２絶縁膜、１０・
・・・・・第２接続孔、１１・・・・・・第２電極。
Claims (1)
- 第１マスク合せパタンを有する半導体基板、又は基板上
の被接続物上に第１絶縁膜を形成し、第２マスク合せパ
タンを内蔵する第１接続孔形成用マスクパタンを、前記
第１マスク合せパタンを基準にして位置合せを行い、前
記第１絶縁膜を選択的にエッチングして第１接続孔を形
成する工程と、前記第２マスク合せパタンを基準にして
位置合せを行い、前記第１接続孔を被う第１電極を形成
する工程と、前記第１電極上に第２絶縁膜を形成し、前
記第１接続孔上の前記第２絶縁膜を選択的にエッチング
して第２接続孔を形成する工程と、前記第２接続孔を被
う第２電極を形成する工程とを含むことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1314804A JPH03174728A (ja) | 1989-12-04 | 1989-12-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1314804A JPH03174728A (ja) | 1989-12-04 | 1989-12-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03174728A true JPH03174728A (ja) | 1991-07-29 |
Family
ID=18057800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1314804A Pending JPH03174728A (ja) | 1989-12-04 | 1989-12-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03174728A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61248427A (ja) * | 1985-04-25 | 1986-11-05 | Nec Corp | 多層配線の形成方法 |
| JPS6331115A (ja) * | 1986-07-24 | 1988-02-09 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1989
- 1989-12-04 JP JP1314804A patent/JPH03174728A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61248427A (ja) * | 1985-04-25 | 1986-11-05 | Nec Corp | 多層配線の形成方法 |
| JPS6331115A (ja) * | 1986-07-24 | 1988-02-09 | Fujitsu Ltd | 半導体装置の製造方法 |
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