JPH03166733A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03166733A JPH03166733A JP30489189A JP30489189A JPH03166733A JP H03166733 A JPH03166733 A JP H03166733A JP 30489189 A JP30489189 A JP 30489189A JP 30489189 A JP30489189 A JP 30489189A JP H03166733 A JPH03166733 A JP H03166733A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
- H01L21/3225—Thermally inducing defects using oxygen present in the silicon body for intrinsic gettering
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、基板表面に無欠陥層を形威し且つ基板内部
に高密度欠陥領域を設けてゲツター作用をもたせるよう
にした半導体装置の製造方法に関する． 〔従来の技術〕 半導体イメージセンサ、特にＳ Ｉ Ｔ （ Ｓｔａｔ
ｉｃＩｎｄｕｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ ）
を用いたイメージセン４＋が冫゛桑橿成する丁Ｃ．ＬＳ
Ｉ．ＶＬＳＩの製造工程においては、デバイス特性に悪
影響を及ぼす工程中の汚染（特に重金属）や、表面ある
いは表面近傍の欠陥の発生を防止するために、基板表面
に数μｍ〜数十μｍの無欠陥層を形成し且つ基板内部に
高密度欠陥領域を設けてゲッター作用をもたせるイント
リンシック・ゲッタリング（ＩｎｔｒｉｎｓｉｃＧｅｔ
ｔｅｒｉｎｇ ：以下ＩＧと略称する）が導入されてい
る。
に高密度欠陥領域を設けてゲツター作用をもたせるよう
にした半導体装置の製造方法に関する． 〔従来の技術〕 半導体イメージセンサ、特にＳ Ｉ Ｔ （ Ｓｔａｔ
ｉｃＩｎｄｕｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ ）
を用いたイメージセン４＋が冫゛桑橿成する丁Ｃ．ＬＳ
Ｉ．ＶＬＳＩの製造工程においては、デバイス特性に悪
影響を及ぼす工程中の汚染（特に重金属）や、表面ある
いは表面近傍の欠陥の発生を防止するために、基板表面
に数μｍ〜数十μｍの無欠陥層を形成し且つ基板内部に
高密度欠陥領域を設けてゲッター作用をもたせるイント
リンシック・ゲッタリング（ＩｎｔｒｉｎｓｉｃＧｅｔ
ｔｅｒｉｎｇ ：以下ＩＧと略称する）が導入されてい
る。
このＩＣは、シリコン基板に高温（ ＞ １０００″Ｃ
）熱処理、及び低温（＜ ８００℃）熱処理、場合によ
っては中温（８００〜１０００℃）熱処理を適当な条件
で施すことにより、基板内部に欠陥析出物が誘起される
と同時に、表面付近にデヌーデッドゾーン（Ｄｅｎｕｄ
ｅｄＺｏｎｅ ：以下ＤＺと略称する）と呼ばれる無欠
陥層が形成される、という性質を利用したもので、基板
内部の析出欠陥（主にＳｉｆｔ相）が、表面活性領域の
汚染をゲッタリソグする作用をもつものである。
）熱処理、及び低温（＜ ８００℃）熱処理、場合によ
っては中温（８００〜１０００℃）熱処理を適当な条件
で施すことにより、基板内部に欠陥析出物が誘起される
と同時に、表面付近にデヌーデッドゾーン（Ｄｅｎｕｄ
ｅｄＺｏｎｅ ：以下ＤＺと略称する）と呼ばれる無欠
陥層が形成される、という性質を利用したもので、基板
内部の析出欠陥（主にＳｉｆｔ相）が、表面活性領域の
汚染をゲッタリソグする作用をもつものである。
その結果、重金属汚染や結晶欠陥がもたらすＭＯＳのジ
ェネレーション・ライフタイムの向上や、ｐ−ｎ接合の
リーク電流．イメージセンナの暗電流の低減等が可能と
なるものである。
ェネレーション・ライフタイムの向上や、ｐ−ｎ接合の
リーク電流．イメージセンナの暗電流の低減等が可能と
なるものである。
第３図に、アンチモンドープシリコン基板（Ｓｂ： １
〜２ ＸＩＯ”ｃ＋ｘ−”ｄｏｐｅｄ，格子間酸素濃度
［Ｏｔｌ： １０ 〜Ｉ４ Ｘ １０”ｃｍ−’，置換
型炭素濃度ＥＣｓｌ ： ＜０． ５ ＸＩＯｌ７Ｃｌ
ｌ−３）を用いた場合の従来のＩＣ，工程の一例を示す
。まず基板はＩＣ工程前にエピタキシャル或長炉で１ｌ
５０℃の水素ガス雰囲気中で３０分以上の熱処理が施さ
れる。次いで第３図に示すＩＧ工程に入り、時刻ｔ ，
ｌから酸素ガス雰囲気中で熱処理が開始され、毎分＋
５℃の割合で昇温していく．その後１０００″Ｃに到達
した時刻 １ ｚ／から時刻ｔ，Ｉまで４０分間、等温
熱アニールが行われる．時刻ｔ ， ｌから時刻ｔ，ｌ
までの酸素ガス雰囲気中で、シリコン基板表面には、約
５００λの熱酸化膜が形威され、これはその後、１ｌ０
０℃の高温熱処理工程の表面保護膜の役割をする。次い
で時刻ｔ ３Ｉから窒素ガス雰囲気中で、再び毎分＋５
℃の割合で昇温していき、１１００℃に到達した時刻ｔ
４から時刻ｔＳＩまで１４時間の高温熱処理が行われる
。これによりシリコン結晶の格子間酸素が外方拡散して
、シリコン基板表面に約３０〜４０μｍのＤ２（エピタ
キシャル層は除く）が形威される。
〜２ ＸＩＯ”ｃ＋ｘ−”ｄｏｐｅｄ，格子間酸素濃度
［Ｏｔｌ： １０ 〜Ｉ４ Ｘ １０”ｃｍ−’，置換
型炭素濃度ＥＣｓｌ ： ＜０． ５ ＸＩＯｌ７Ｃｌ
ｌ−３）を用いた場合の従来のＩＣ，工程の一例を示す
。まず基板はＩＣ工程前にエピタキシャル或長炉で１ｌ
５０℃の水素ガス雰囲気中で３０分以上の熱処理が施さ
れる。次いで第３図に示すＩＧ工程に入り、時刻ｔ ，
ｌから酸素ガス雰囲気中で熱処理が開始され、毎分＋
５℃の割合で昇温していく．その後１０００″Ｃに到達
した時刻 １ ｚ／から時刻ｔ，Ｉまで４０分間、等温
熱アニールが行われる．時刻ｔ ， ｌから時刻ｔ，ｌ
までの酸素ガス雰囲気中で、シリコン基板表面には、約
５００λの熱酸化膜が形威され、これはその後、１ｌ０
０℃の高温熱処理工程の表面保護膜の役割をする。次い
で時刻ｔ ３Ｉから窒素ガス雰囲気中で、再び毎分＋５
℃の割合で昇温していき、１１００℃に到達した時刻ｔ
４から時刻ｔＳＩまで１４時間の高温熱処理が行われる
。これによりシリコン結晶の格子間酸素が外方拡散して
、シリコン基板表面に約３０〜４０μｍのＤ２（エピタ
キシャル層は除く）が形威される。
次に時刻 ｔ ， ｌから毎分−２℃の割合で降温して
、５２０℃に到達した時刻ｔ６′から時刻ｔ ， ｌま
で、酸素ガス雰囲気中で３２時間の熱処理を行う。
、５２０℃に到達した時刻ｔ６′から時刻ｔ ， ｌま
で、酸素ガス雰囲気中で３２時間の熱処理を行う。
その後、時刻ｔ，ｌから毎分＋５℃の割合で昇温し、６
２０℃に到達した時刻ｔ ， ｌから時刻ｔ ， ｌま
で、同様に酸素ガス雰囲気中で３２時間の熱処理を行う
。更に時刻 ｔ ， Ｌから毎分＋５ ”Ｃの割合で昇
温し、７２０’Ｃに到達した時刻ｔ １０’から時刻ｔ
ｌ１まで、同様に酸素ガス雰囲気中で３２時間の熱処理
を行ない、ＩＧ工程が完了する。
２０℃に到達した時刻ｔ ， ｌから時刻ｔ ， ｌま
で、同様に酸素ガス雰囲気中で３２時間の熱処理を行う
。更に時刻 ｔ ， Ｌから毎分＋５ ”Ｃの割合で昇
温し、７２０’Ｃに到達した時刻ｔ １０’から時刻ｔ
ｌ１まで、同様に酸素ガス雰囲気中で３２時間の熱処理
を行ない、ＩＧ工程が完了する。
以上述べた、５２０℃，６２０℃，７２０℃の低温熱処
理工程によって、前記無欠陥Ｊｉ（Ｄ Ｚ）より深いシ
リコン結晶内部に微小欠陥核の領域が形威される。
理工程によって、前記無欠陥Ｊｉ（Ｄ Ｚ）より深いシ
リコン結晶内部に微小欠陥核の領域が形威される。
ＩＧ工程終了後の基板は、ＩＧ工程中に形威された熱酸
化膜を弗酸で除去したのち、エピタキシャル戒長工程を
行い、その後のデバイス製造工程において８００〜１１
５０℃を主とする熱処理工程を受け、これらの熱処理工
程で結晶欠陥核は、第４図に示すようなゲッタリング能
力を有する酸素析出物欠陥１０３ａ へと威長していく
。なお第４図において、１０１はシリコン基板、１０２
はエピタキシャル層、１０３は酸素析出物欠陥領域、１
０４は無欠陥層（Ｄ Ｚ）を示す。
化膜を弗酸で除去したのち、エピタキシャル戒長工程を
行い、その後のデバイス製造工程において８００〜１１
５０℃を主とする熱処理工程を受け、これらの熱処理工
程で結晶欠陥核は、第４図に示すようなゲッタリング能
力を有する酸素析出物欠陥１０３ａ へと威長していく
。なお第４図において、１０１はシリコン基板、１０２
はエピタキシャル層、１０３は酸素析出物欠陥領域、１
０４は無欠陥層（Ｄ Ｚ）を示す。
しかしながら、以上述べてきた従来のＩＣ方法では、Ｉ
Ｇ工程に１１６時間５０分もの長時間を要する。特に５
２０℃，６２０℃．７２０℃の低温熱処理工程は９６時
間４０分で、ＩＧに要する時間のほぼ８０％を占める。
Ｇ工程に１１６時間５０分もの長時間を要する。特に５
２０℃，６２０℃．７２０℃の低温熱処理工程は９６時
間４０分で、ＩＧに要する時間のほぼ８０％を占める。
したがって低温熱処理工程の所要時間を短縮することは
ＩＧ工程全体の効率化につながるため大変重要といえる
． 低温熱処理工程の所要時間を短縮する方法として、５２
０″Ｃ，６２０″Ｃ， ７２０”Ｃの各等温熱処理時間
を、例えば第５図の工程図に示すように３２時間から１
６時間に変更することが考えられる。このように変更し
たＩＧ工程では、低温熱処理工程における所要時間を４
８時間短縮できるが、実験により調べた結果、このよう
に短縮した工程では、特に低［０ ！］（＜１２Ｘ１０
”ｃｍ−３）基板において、基板内部の欠陥核の析出密
度がゲッタリング効果を期待できる１０’〜１０’ ｃ
ｍ−”に満たない場合があることが判明した。
ＩＧ工程全体の効率化につながるため大変重要といえる
． 低温熱処理工程の所要時間を短縮する方法として、５２
０″Ｃ，６２０″Ｃ， ７２０”Ｃの各等温熱処理時間
を、例えば第５図の工程図に示すように３２時間から１
６時間に変更することが考えられる。このように変更し
たＩＧ工程では、低温熱処理工程における所要時間を４
８時間短縮できるが、実験により調べた結果、このよう
に短縮した工程では、特に低［０ ！］（＜１２Ｘ１０
”ｃｍ−３）基板において、基板内部の欠陥核の析出密
度がゲッタリング効果を期待できる１０’〜１０’ ｃ
ｍ−”に満たない場合があることが判明した。
これは、格子間酸素が上記のような短縮した時間では、
十分な欠陥核を形成するに至らなかったためで、第６図
に示すように、ＤＺ幅のウェハ面内ばらつきや表面欠陥
の誘発を招き易い。
十分な欠陥核を形成するに至らなかったためで、第６図
に示すように、ＤＺ幅のウェハ面内ばらつきや表面欠陥
の誘発を招き易い。
このように低温熱処理時間を短縮した場合には、ゲッタ
リング効果は期待できる由もなく、デバイス特性の劣化
につながることは言うまでもない。
リング効果は期待できる由もなく、デバイス特性の劣化
につながることは言うまでもない。
したがってアンチモンドープシリコン基板では、所望の
ＤＺ幅及び内部欠陥密度を達威しようとするＩＧ工程に
は非常に長時間を要し、この処理時間が問題となってい
た． 本発明は、アンチモンドープシリコン基板を従来法でＩ
Ｇ熱処理を行った場合、所望の内部欠陥を析出させよう
とすると、非常に長時間を要するという問題点を解決す
るためになされたもので、できるだけ短時間で内部欠陥
を効率よく析出させ、且つ所望のＤＺを形成できるよう
にした半導体装置の製造方法を提供することを目的とす
る。
ＤＺ幅及び内部欠陥密度を達威しようとするＩＧ工程に
は非常に長時間を要し、この処理時間が問題となってい
た． 本発明は、アンチモンドープシリコン基板を従来法でＩ
Ｇ熱処理を行った場合、所望の内部欠陥を析出させよう
とすると、非常に長時間を要するという問題点を解決す
るためになされたもので、できるだけ短時間で内部欠陥
を効率よく析出させ、且つ所望のＤＺを形成できるよう
にした半導体装置の製造方法を提供することを目的とす
る。
〔課題を解決するための手段及び作用〕上記問題点を解
決するため、本発明は、シリコン基板をエピタキシャル
戒長に先立ち１１００″Ｃ以上の高温度下で水素ガス雰
囲気中で熱処理を施す第１の工程と、１１００℃以上の
高温度下で窒素ガス雰囲気中で熱処理を施し前記基板表
面に無欠陥層を形成する第２の工程と、前記第２の熱処
理工程後に所定温度に降温したのち、酸素ガス雰囲気中
で低温域から中温域にかけて連続的に昇温して熱処理を
行い前記基板内部に微小欠陥核領域を形成する第３の工
程とで半導体装置を製造するものである。
決するため、本発明は、シリコン基板をエピタキシャル
戒長に先立ち１１００″Ｃ以上の高温度下で水素ガス雰
囲気中で熱処理を施す第１の工程と、１１００℃以上の
高温度下で窒素ガス雰囲気中で熱処理を施し前記基板表
面に無欠陥層を形成する第２の工程と、前記第２の熱処
理工程後に所定温度に降温したのち、酸素ガス雰囲気中
で低温域から中温域にかけて連続的に昇温して熱処理を
行い前記基板内部に微小欠陥核領域を形成する第３の工
程とで半導体装置を製造するものである。
このように内部微小欠陥核領域を形威する熱処理工程を
、従来の３段階熱処理方式に変えて、低温域から中温域
にかけて連続的に昇温して熱処理するようにしたので、
効率よく高密度の内部微小欠陥核を析出させることが可
能となり、且つ大幅な熱処理時間の短縮が可能となり生
産性の向上を図ることができる。
、従来の３段階熱処理方式に変えて、低温域から中温域
にかけて連続的に昇温して熱処理するようにしたので、
効率よく高密度の内部微小欠陥核を析出させることが可
能となり、且つ大幅な熱処理時間の短縮が可能となり生
産性の向上を図ることができる。
〔実施例〕
次に実施例について説明する。第１図は、本発明に係る
半導体装置の製造方法の一実施例のＩＧ工程を示す図で
ある。本実施例においては、まず従来の製造方法と同様
に、 ［Ｏｔ１が１０〜１４Ｘ１０１？ｃｔａ−３で、
［Ｃ，］が０． ５ ＸＩＯ１７ｃｍ−’以下のチッ
クラル７キー法で育威したアンチモンドープ（１〜２Ｘ
ＩＯ１７Ｃｌ１−’）シリコン基板を用い、ＩＣ工程前
にエピタキシャル戒長炉で１１５０℃の水素ガス雰囲気
中で３０分以上の熱処理を施す。次いで第１図に示すＩ
Ｇ工程に入り、時刻ｔｌから酸素ガス雰囲気中で熱処理
が開始され、毎分＋５℃の割合で昇温しでいく。その後
１０００℃に到達した時刻１．から時刻ｔ３まで４０分
間、等温熱アニールが行われる。
半導体装置の製造方法の一実施例のＩＧ工程を示す図で
ある。本実施例においては、まず従来の製造方法と同様
に、 ［Ｏｔ１が１０〜１４Ｘ１０１？ｃｔａ−３で、
［Ｃ，］が０． ５ ＸＩＯ１７ｃｍ−’以下のチッ
クラル７キー法で育威したアンチモンドープ（１〜２Ｘ
ＩＯ１７Ｃｌ１−’）シリコン基板を用い、ＩＣ工程前
にエピタキシャル戒長炉で１１５０℃の水素ガス雰囲気
中で３０分以上の熱処理を施す。次いで第１図に示すＩ
Ｇ工程に入り、時刻ｔｌから酸素ガス雰囲気中で熱処理
が開始され、毎分＋５℃の割合で昇温しでいく。その後
１０００℃に到達した時刻１．から時刻ｔ３まで４０分
間、等温熱アニールが行われる。
時刻１，から時刻ｔ，までの酸素ガス雰囲気中で、シリ
コン基板表面には、約５００人の熱酸化膜が形威され、
これはその後、１１００″Ｃの高温熱処理工程の表面保
護膜の役割をする。次いで時刻ｔ，から窒素ガス雰囲気
中で、再び毎分＋５℃の割合で昇温しでいき、１１００
℃に到達した時刻ｔ４から時刻ｔ，まで１４時間の高温
熱処理が行われる．これによりシリコン結晶の格子間酸
素が外方拡散して、シリコン基板表面に無欠陥層（Ｄ
Ｚ）が形威される。
コン基板表面には、約５００人の熱酸化膜が形威され、
これはその後、１１００″Ｃの高温熱処理工程の表面保
護膜の役割をする。次いで時刻ｔ，から窒素ガス雰囲気
中で、再び毎分＋５℃の割合で昇温しでいき、１１００
℃に到達した時刻ｔ４から時刻ｔ，まで１４時間の高温
熱処理が行われる．これによりシリコン結晶の格子間酸
素が外方拡散して、シリコン基板表面に無欠陥層（Ｄ
Ｚ）が形威される。
なお、この高温熱処理は、ＤＺ幅を約３０〜４０μｍ（
エピタキシャル層は除く）に制御する場合を想定したも
ので、熱処理温度．熱処理時間を適宜変更することによ
り、任意のＤＺ幅が制御可能であることは言うまでもな
い。
エピタキシャル層は除く）に制御する場合を想定したも
ので、熱処理温度．熱処理時間を適宜変更することによ
り、任意のＤＺ幅が制御可能であることは言うまでもな
い。
次に、時刻ｔ，から毎分−２ ’Ｃの割合で降温して、
５２０″Ｃに到達した時刻をも，とする。以上の工程ま
では、従来と共通であるが、時刻ｔ６からは酸素ガス雰
囲気中で毎分＋〇．１℃の割合で徐々に昇温し、８５０
℃に到達した時刻をｔ，とする。
５２０″Ｃに到達した時刻をも，とする。以上の工程ま
では、従来と共通であるが、時刻ｔ６からは酸素ガス雰
囲気中で毎分＋〇．１℃の割合で徐々に昇温し、８５０
℃に到達した時刻をｔ，とする。
この時刻む，から時刻ｔ，までの低温域から中温域への
昇温工程により、前記無欠陥層（Ｄ Ｚ）より深いシリ
コン結晶内部に微小欠陥核の領域が形威され、一部は欠
陥として析出する。なおこの連続昇温熱工程条件も、本
実施例で用いたアンチモンドープシリコン基板（Ｓｂ
： １〜２ ＸＩＯ１？ｃｍ−３ｄｏｐｅｄ，［０１］
：１０〜１４Ｘ１０”ｃｍ−３， ［Ｃｓ］ ： ＜０
． ５ ＸＩＯ”ｃ１３）に適用できるもので、基板の
仕様が異なれば、当然この熱工程条件も変わってくる。
昇温工程により、前記無欠陥層（Ｄ Ｚ）より深いシリ
コン結晶内部に微小欠陥核の領域が形威され、一部は欠
陥として析出する。なおこの連続昇温熱工程条件も、本
実施例で用いたアンチモンドープシリコン基板（Ｓｂ
： １〜２ ＸＩＯ１？ｃｍ−３ｄｏｐｅｄ，［０１］
：１０〜１４Ｘ１０”ｃｍ−３， ［Ｃｓ］ ： ＜０
． ５ ＸＩＯ”ｃ１３）に適用できるもので、基板の
仕様が異なれば、当然この熱工程条件も変わってくる。
ＩＣ工程終了後の基板はＩＧ工程中に形威された熱酸化
膜を弗酸で除去したのち、１１００℃以上の温度でエピ
タキシャル成長工程を行って５〜１０μｍのエピタキシ
ャル層を形威し、その後のデバイス製造プロセスにおい
て８００〜１１５０℃を主とする熱処理工程を受け、こ
れらの熱処理工程で結晶欠陥核は、第２図に示すような
ゲッタリング能力を有する酸素析出物欠陥３ａへと成長
していくものである。なお第２図において、ｌはシリコ
ン基板、２はエピタキシャル層、３は酸素析出物欠陥領
域、４は無欠陥層（ＤＺ）を示す． 上記本発明による実施例では、従来の方法に比べ約２倍
の内部欠陥密度が得られた．また、本実施例においては
、ＩＧの所要時間は７５時間１０分で従来方法に比べて
約４０時間の短縮が可能になった。
膜を弗酸で除去したのち、１１００℃以上の温度でエピ
タキシャル成長工程を行って５〜１０μｍのエピタキシ
ャル層を形威し、その後のデバイス製造プロセスにおい
て８００〜１１５０℃を主とする熱処理工程を受け、こ
れらの熱処理工程で結晶欠陥核は、第２図に示すような
ゲッタリング能力を有する酸素析出物欠陥３ａへと成長
していくものである。なお第２図において、ｌはシリコ
ン基板、２はエピタキシャル層、３は酸素析出物欠陥領
域、４は無欠陥層（ＤＺ）を示す． 上記本発明による実施例では、従来の方法に比べ約２倍
の内部欠陥密度が得られた．また、本実施例においては
、ＩＧの所要時間は７５時間１０分で従来方法に比べて
約４０時間の短縮が可能になった。
以上実施例に基づいて説明したように、本発明によれば
、従来方法に比べ約２倍の内部欠陥密度が得られ、これ
により従来よりも大きなゲッタリング能力を有する半導
体装置を容易に製造することができる．また本発明によ
れば、ｒＧの所要時間が従来工程に比べて大幅に短縮さ
れることになり、生産性の向上にも大きく寄与できる。
、従来方法に比べ約２倍の内部欠陥密度が得られ、これ
により従来よりも大きなゲッタリング能力を有する半導
体装置を容易に製造することができる．また本発明によ
れば、ｒＧの所要時間が従来工程に比べて大幅に短縮さ
れることになり、生産性の向上にも大きく寄与できる。
第１図は、本発明に係る半導体装置の一実施例における
ＩＧ工程を示す図、第２図は、上記実施例のＩＧ工程で
形威された半導体基板の内部欠陥及びＤＺを示す図、第
３図は．従来のＩＣ工程を示す図、第４図は、従来のＩ
Ｇ工程で形威された半導体基板の内部欠陥及びＤＺを示
す図、第５図は、第３図に示したＩＧ工程における低温
熱工程時間を１７２に短縮したＩＧ工程を示す図、第６
図は、第５図に示したＩＧ工程で形威された半導体基板
の内部欠陥及びＤＺを示す図である。 図において、■は基板、２はエピタキシャル層、３は酸
素析出物欠陥領域、３ａは酸素析出物欠陥、４は無欠陥
層を示す， 第１図 ７５優間１０分 ？ １−１４ｆ！閏州 第２図 第５図 第６図
ＩＧ工程を示す図、第２図は、上記実施例のＩＧ工程で
形威された半導体基板の内部欠陥及びＤＺを示す図、第
３図は．従来のＩＣ工程を示す図、第４図は、従来のＩ
Ｇ工程で形威された半導体基板の内部欠陥及びＤＺを示
す図、第５図は、第３図に示したＩＧ工程における低温
熱工程時間を１７２に短縮したＩＧ工程を示す図、第６
図は、第５図に示したＩＧ工程で形威された半導体基板
の内部欠陥及びＤＺを示す図である。 図において、■は基板、２はエピタキシャル層、３は酸
素析出物欠陥領域、３ａは酸素析出物欠陥、４は無欠陥
層を示す， 第１図 ７５優間１０分 ？ １−１４ｆ！閏州 第２図 第５図 第６図
Claims (1)
- 【特許請求の範囲】 １、シリコン基板をエピタキシャル成長に先立ち１１０
０℃以上の高温度下で水素ガス雰囲気中で熱処理を施す
第１の工程と、１１００℃以上の高温度下で窒素ガス雰
囲気中で熱処理を施し前記基板表面に無欠陥層を形成す
る第２の工程と、前記第２の熱処理工程後に所定温度に
降温したのち、酸素ガス雰囲気中で低温域から中温域に
かけて連続的に昇温して熱処理を行い前記基板内部に微
小欠陥核領域を形成する第３の工程とからなることを特
徴とする半導体装置の製造方法。 ２、前記シリコン基板として、格子間酸素濃度が１０〜
１４×１０＾１＾７ｃｍ＾−＾３で置換型炭素濃度が０
．５×１０＾１＾７ｃｍ＾−＾３以下のチョクラルスキ
ー法で育成したアンチモンドープ（１〜２×１０＾１＾
７ｃｍ＾−＾３）シリコン基板を用いることを特徴とす
る請求項１記載の半導体装置の製造方法。 ３、前記第３の熱処理工程は、５２０℃から８５０℃に
かけて連続的に昇温して熱処理を行うことを特徴とする
請求項２記載の半導体装置の製造方法。 ４、前記請求項１〜３記載の第１乃至第３の熱処理工程
を施したシリコン基板の表面に、５〜１０μｍのエピタ
キシャル層を１１００℃以上の温度でエピタキシャル成
長法により形成することを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30489189A JPH03166733A (ja) | 1989-11-27 | 1989-11-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30489189A JPH03166733A (ja) | 1989-11-27 | 1989-11-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03166733A true JPH03166733A (ja) | 1991-07-18 |
Family
ID=17938528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30489189A Pending JPH03166733A (ja) | 1989-11-27 | 1989-11-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03166733A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07193072A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | 半導体基板の製造方法 |
| JP2000114176A (ja) * | 1998-10-06 | 2000-04-21 | Komatsu Electronic Metals Co Ltd | Ｐ／ｐ− エピタキシャルウェーハ及びその製造方法 |
| JP2006527493A (ja) * | 2003-06-10 | 2006-11-30 | エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ | 改良された安定化アニール方法 |
| JP2007317875A (ja) * | 2006-05-25 | 2007-12-06 | Denso Corp | 半導体素子及びその製造方法 |
-
1989
- 1989-11-27 JP JP30489189A patent/JPH03166733A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07193072A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | 半導体基板の製造方法 |
| JP2000114176A (ja) * | 1998-10-06 | 2000-04-21 | Komatsu Electronic Metals Co Ltd | Ｐ／ｐ− エピタキシャルウェーハ及びその製造方法 |
| JP4647732B2 (ja) * | 1998-10-06 | 2011-03-09 | Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 | Ｐ／ｐ−エピタキシャルウェーハの製造方法 |
| JP2006527493A (ja) * | 2003-06-10 | 2006-11-30 | エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ | 改良された安定化アニール方法 |
| JP2007317875A (ja) * | 2006-05-25 | 2007-12-06 | Denso Corp | 半導体素子及びその製造方法 |
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