JPS6216539B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は半導体装置製造に於ける前処理工程即
ち、半導体装置製造前の基板処理工程に関する。

一般に半導体装置（IC、LSI等の集積回路も含
む）を製造する場合、装置の特性不良に大きな影
響を与えるものにプロセスによつて誘起されるい
わゆるプロセス誘起欠陥や有害不純物（欠陥）が
ある。

これらの欠陥や不純物はキヤリアのライフタイ
ムを低下せしめるだけではなく、不純物拡散プロ
セスにおいて、スパイク拡散等により素子特性に
重大な悪影響を与えている。素子動作領域に於け
るこれらの欠陥発生を防止するためや、有害不純
物を除去するため、シリコンウエハの内部に結晶
欠陥を故意に発生させ、そこをゲツタリングのシ
ンクとする方法、いわゆるイントリンシツクゲツ
タリング法（Interinsic Gettering以下IG法と称
す）等のゲツタリング方法が製造プロセスに取り
入れられている。

このIG法ではシリコンウエハ内部に欠陥を発
生させ、又素子動作に係るウエハ表面近傍には欠
陥の無いデヌーデイドゾーン（Denuded Zone以
下D.Z.と称す）と呼ばれる領域を作る。即ち、D.
Z.に混入する有害不純物等を内部欠陥にゲツタリ
ングせしめ素子動作に係るD.Z.を清浄化するもの
である。

IG効果を持つウエハとしては有効なゲツタリ
ングを可能とするためD.Z.幅は出来るだけ狭く、
又発生させた欠陥の密度としては出来るだけ大き
く（10⁵cm^-2）以上であることが好ましい。尚上記
D.Z.幅については形成する素子によりそれぞれ異
なるものである。例えばバイポーラトランジスタ
の場合５μｍ、MOSトランジスタの場合３μｍ
程度が素子動作に係る基板表面からの距離で、前
記D.Z.幅についてもそれぞれ出来るだけ狭い最適
な値を設定する。

現在、知られているIG法についての概要につ
いて以下図面を参照して説明する。

第１図ａに示すように、初めにN₂雰囲気中に
おいてシリコンウエハに1100℃、20時間程度の熱
処理を施す。

通常のCZ法（Czochralski method）によるシ
リコンウエハでは、その内部に0.5〜2.0×10¹⁸cm
^-3程度の密度で酸素が含有されており、そのメカ
ニズム自体は末だ公となつてはいないものの、こ
の酸素濃度が結晶欠陥形成の重要な要素となつて
いることが知られている。

尚、本明細書に於いての酸素濃度表示は、全て
ASTM（American Semiconductor Testing and
Matelials）の規格によるものである。

ここで、1000℃以上の熱処理を施すことにより
表面近傍に於ける酸素は、矢印にて模式的に示す
ように外部へアウトデイフユージヨンされる。同
時にウエハ内部においてはウエハ形成状態（as
grown状態）で存在していた欠陥核が消滅若しく
は固溶する。又、ここで通常のIG法に於いては
長時間の高温処理によりウエハ表面が荒れること
を防止するため、あらかじめSiO₂等の保護膜を
被覆せしめている。

次いで第１図ｂに示すように同じくN₂雰囲気
中において700〜800℃の温度による熱処理を40時
間程度施す。いわゆる低温アニールによる高密度
欠陥核の形成プロセスである。

ａのプロセスで、ウエハ表面近傍の酸素につい
ては外部へアウトデイフユージヨンされているも
のの内部には酸素濃度が末だ高い状態にある。こ
こへ、700〜800℃の熱処理を加えることにより該
酸素を集中させ欠陥核を構成する。

即ち、このプロセスに於いて高密度の欠陥核を
ウエハ内部にある程度増大させる。しかし、ウエ
ハ表面近傍においては前記ａの高温アニールによ
り十分に酸素濃度を低め、且つ欠陥核を消滅若し
くは固溶させているため高密度の欠陥核が形成さ
れることはない。

その後、第１図ｃに示すようにN₂雰囲気中で
1050℃程度の熱処理を約20時間施しD.Z.を形成す
る。

再び比較的高温の熱処理を行なうことにより、
前記ｂのプロセスで形成した高密度の欠陥核を
IG源と成り得る結晶欠陥に成長させる。高温の
熱処理下に於いて、欠陥核があらかじめ臨界サイ
ズ以上に大きくなつている場合欠陥に成長させる
ことが可能であるもののそうでない場合には、ａ
のプロセスで示したように該欠陥核は、消滅若し
くは固溶してしまう。

又、たとえ前記ｂのプロセスに於いてウエハ表
面近傍に欠陥核が形成されていたとしても、この
ｃのプロセスでそのほとんど全ての欠陥核が消滅
若しくは固溶するためクリーンなD.Z.を得ること
ができる。

以上の高温処理、低温処理をくり返すIG法に
ついては、既に特開昭55−38098、54−157576及
び53−15764にも記載されており、現実の半導体
装置の製造に於ける前処理工程として適用されよ
うとしている。

しかし、前述の如く、各熱処理において、それ
ぞれ20〜40時間という長時間を要するため学問的
研究の結果としては、十分にその効果が確認され
ているものの、実際の工程に適用することは困難
である。

即ち、高温の熱処理を長時間に及び施すためシ
リコンウエハ表面の荒れがたとえSiO₂等の保護
膜を十分に厚く形成していたとしても、かなり生
じるため、そのまま半導体装置形成の工程へ流す
わけにはいかない。

ここでは、少なくとも一度のポリシング等表面
処理が更に必要となり、工程の増大を招くととも
にD.Z.幅の正確な制御が困難である。

又、事実上60時間以上にも及ぶ熱処理は生産性
を著しく低下させるものであり、加えてウエハの
反り又はゆがみ等をひき起こしかねない。

本発明は上記従来のIG法の問題点を解決する
もので、従来に比べ短時間であり且つ良好な結晶
欠陥の成長を可能とする熱処理方法を提供するこ
とを目的としている。

又、本発明の他の目的は、ウエハ表面を比較的
荒らさず、又ウエハ自体にも反り又はゆがみ等を
生じさせることのないIG法を可能とすることで
ある。

上記本発明の目的は、シリコン基板内に含有さ
れる酸素濃度により若干異なつた手段で達成され
る。本発明は、半導体装置製造の前処理工程にお
いて、内部に含有する酸素濃度が1.5×10¹⁸cm^-3よ
り高いシリコン基板に対して500℃乃至900℃の低
温から950℃乃至1300℃の高温へ５乃至14℃／
min.の昇温速度で昇温し、所定の熱処理を施し
て後該高温から該低温へ降温し、次いで更に該低
温から該高温へ14℃／min.以下の昇温速度で１
回以上の熱処理をくり返し、該基板内部に結晶欠
陥を形成する工程を有することを特徴とする半導
体装置の製造方法。及び半導体装置製造の前処理
工程において、内部に含有する酸素濃度が1.5×
10¹⁸cm^-3以下のシリコン基板に対して500℃乃至
900℃の低温から950℃乃至1300℃の高温へ５℃／
min.以下の昇温速度で昇温し、所定の熱処理を
施して後該高温から該低温へ降温し、次いで更に
該低温から該高温へ14℃／min.以下の昇温速度
で１回以上の熱処理をくり返し、該基板内部に結
晶欠陥を形成する工程を有することを特徴とする
半導体装置の製造方法により達成される。

即ち、酸素濃度が1.5×10¹⁸cm^-3より高い基板に
ついては、５乃至14℃／min.の昇温速度で熱処
理を施し、ついで少なくとも14℃／min.以下の
昇温速度で１回以上の熱処理をくり返す。又、前
記酸素濃度が1.5×10¹⁸cm^-3より低いものについて
は５℃／min.以下の昇温速度で熱処理を施し、
ついで少なくとも14℃／min.以下の昇温速度で
１回以上の熱処理をくり返す。

いずれにせよ、本発明は従来の結晶欠陥形成方
法の如く、時間的特定の温度で高温、低温の処理
をくり返すものとは異なり、所定の昇温速度で熱
処理をくり返すことを特徴としている。

以下、第２図を参照して本発明の昇温工程によ
り結晶欠陥が形成される理由について説明する。

第２図ａは本発明による昇温過程の１例を示し
ており、横軸は時間を縦軸は温度を示している。
又、第２図ｂ乃至ｇは記ａのそれぞれ対応する時
点における内部欠陥の状態を示している。

ｂは昇温による熱処理を開始する以前の内部欠
陥及び欠陥核の状態を示している。

横軸は欠陥若しくは欠陥核の密度を、縦軸は欠
陥若しくは欠陥核のサイズをそれぞれ示してお
り、又図中破線１は750℃の熱処理で消滅してし
まう臨界サイズ、破線２はエツチング等の手段に
より、形成された欠陥の確認が可能な、若しくは
後のウエハプロセスで使用する最高の温度での欠
陥消滅臨界サイズである。以下ｃ乃至ｇにおいて
も同様とする。

昇温を開始する低温値としては、出来るだけ低
い温度が好ましく例えば500〜900℃が適用可能で
ある。即ち、従来の低温アニールにおける欠陥核
成長と同様のメカニズムから欠陥密度が決定され
ると考えられるためこの低温値の設定は低いほど
欠陥密度を高めることが可能である。

ｂの末だ昇温による熱処理を開始していない時
点では、ウエハ内部に各種の大きさの欠陥及び欠
陥核が一定の分布を持つて存在している。

しかし、通常のCZ法によるウエハでは全ての
欠陥が破線２以下のサイズであり、エツチング等
の手段によりウエハの断面を形成したところでそ
の存在を確認することは出来ない。

ｃは昇温による熱処理初期の内部欠陥及び欠陥
核の状態を示している。

欠陥核の大部分は成長し、その分布は図中上方
へと移動し始める。又、臨界サイズ１より小さい
一部の欠陥核については消滅若しくは固溶するも
のの、内部においては新たな欠陥核が形成され
る。この新たな欠陥核の形成は第１図ｂで示した
低温でのアニールと同様のメカニズムにより行な
われる。

ｄは昇温による熱処理中期の内部欠陥及び欠陥
核の状態を示している。

昇温速度及び温度に応じて欠陥核が成長する。
表面近傍における酸素はアウトデイフユージヨン
されるとともに表面近傍の欠陥核のほとんどは消
滅し始める。

ｅは昇温による熱処理後期の内部欠陥及び欠陥
核の状態を示している。

最高温値の設定は、高温ほど欠陥が成長する
が、高過ぎる場合には第１図ａで示した高温アニ
ールと同様に所定のD.Z.幅以上に欠陥を消滅若し
くは固溶せしめることがある。よつて、950℃〜
1300℃程度の温度に設定することが好ましい。

又、昇温による熱処理及び高温の熱処理時には
内部欠陥の成長が進行し、一部は破線２で示され
る臨界サイズをもこえる。

表面近傍の欠陥核については高温時には完全に
消滅しD.Z.を形成している。

ｆは降温による熱処理中の内部欠陥及び欠陥核
の状態を示している。

即に昇温過程に於いて破線１の臨界サイズをこ
えている欠陥核については降温中においても成長
を続ける。しかし、低温アニールと同様の効果が
再び示されるため新たな欠陥核が形成される。し
かし、そのサイズは通常の素子動作においては無
視出来る程度のサイズであり、又更度昇温せしめ
ることにより完全に消滅させることが出来る。加
えて、その時点で表面近傍では酸素濃度が低くな
つているため欠陥核は形成されない。

ｇは以上の昇温、降温による熱処理を数回くり
返し得られた内部欠陥の状態を示す。

最終的には形成された欠陥が全て破線２で示さ
れる臨界サイズをこえ、又表面近傍での欠陥及び
欠陥核が完全に消滅していることが好ましいもの
の、成長せしめる欠陥サイズの設定は主に必要と
するIG効果の度合に依存する。

以上、本発明に係る昇温による熱処理工程の欠
陥及び欠陥核の成長について説明をしたが、前記
ｂ〜ｆの工程から明らかであるように、本発明で
は内部欠陥の密度を変化させずに該欠陥サイズを
成長させていくものである。

即ち、前記図中の破線１で示される臨界サイズ
は最低温値の設定により定められるが、該臨界値
よりも小さな欠陥及び欠陥核は最終的には消滅
し、又該臨界値よりも大きな欠陥及び欠陥核は、
次第に成長しIG効果を有する結晶欠陥となる。

本発明では、上記の如く最低温値並びに最高温
値の設定が欠陥密度並びにD.Z.幅を決定する重要
な要素となる。しかし、乍ら本発明の適用に於い
て最も留意しなくてはならないので昇温速度並び
に基板の酸素濃度である。

昇温速度の設定により、D.Z.幅の制御が可能で
あるが、先にも述べた通り基板の酸素濃度により
その昇温速度を変化させなければならない。

通常のCZ法によるシリコンウエハでは、その
形成条件により含有される酸素の濃度に大きなバ
ラツキが存在するため、該酸素濃度を設定するこ
とは困難である。そのため、昇温速度を変化さ
せ、特に酸素濃度が高いもの若しくは低いものに
ついて、最適な欠陥の成長を行なわなくてはなら
ない。

以下、基板の酸素濃度と、昇温速度との関係に
ついて説明する。

第３図に酸素濃度〔Oi〕が1.5×10¹⁸cm^-3より
も大きな、例えば1.8×10¹⁸cm^-3の濃度の基板にお
ける昇温速度（℃／min.）とD.Z.幅（μｍ）の関
係を示す。

ここで、最低温値は750℃最高温値は1100℃
で、最低温値で30分の熱処理を施した実験結果で
ある。又、内部欠陥密度については昇温速度が低
いものの方が高くなる傾向が示された。

図からも明らかであるように、昇温速度を低く
するにつれD.Z.幅が狭くなる。ここから、一見低
い昇温温度で熱処理を施すことにより狭いD.Z.幅
となり、優れたIG効果が得られるように見え
る。

しかし乍ら各実験結果によるプロツトは格子欠
陥が十分に成長している領域と、完全に欠陥の無
くなつた領域の中間点をD.Z.幅として測定してい
る。そのため各プロツトの示すD.Z.幅から約10〜
15μｍは欠陥が多少なりとも存在している領域で
ある。

即ち、第３図に於いて、１〜５℃／min.で形
成したD.Z.では内部欠陥が基板表面近傍にまで現
れるため該基板上に半導体装置を形成することが
出来ない。

よつて、本発明に於いては酸素濃度が1.5×
10¹⁸cm^-3よりも大きい基板に対しては５〜14℃／
min.の昇温速度で、少なくとも第１回の熱処理
を行なわなければならない。又、14℃／min.以
上の昇温速度とした場合には時間当たりの温度変
化dT／dtが過度に大き過ぎ安定した熱処理を基
板に施すことができず、本発明の適用は困難であ
る。

次に酸素濃度が1.5×10¹⁸cm^-3よりも低い基板に
ついては、上記第３図で説明したような欠陥形成
が行なわない。

これは、酸素濃度の低い基板の場合、欠陥核形
成の要素となる酸素の濃度が低いところから内部
欠陥の形成が生じにくいためと考えられるが、そ
れは欠陥がエツチングによつて観察されないだけ
でありIG効果は得られる。ここで、更に大きな
IG効果を持つためには、前述の1.5×10¹⁸cm^-3よ
りも高い酸素濃度の基板と同様に５〜10℃／min
の昇温速度で熱処理を施す場合には最低温値で長
時間アニールした後、更に多数回の昇温、降温を
くり返さなくてはならなく実用的ではない。

ところで酸素濃度が比較的高い場合には、基板
表面にまで欠陥が現われ、適用が不可能であつた
１〜５℃／min.の昇温速度であるが、かかる低
濃度の酸素含有の基板に対してはその適用が有効
であることが実験により確認されている。

即ち、酸素濃度が1.5×10¹⁸cm^-3より低い場合欠
陥の形成が行なわれ難いと同時に基板表面近傍に
まで欠陥を形成することがない。

そこで、１〜５℃／min.の昇温速度で少なく
とも１回目の熱処理を行なうことが1.5×10¹⁸cm^-3
より低い酸素濃度の基板の場合必要である。

以上、本発明の昇温による熱処理では、該昇温
工程をそれぞれの基板により若干のバラツキはあ
るにせよ３回程度行なうことにより良好なD.Z.の
形成及びIG源となる欠陥の成長を行なえる。

つまり、例えば最低温値650℃、最高温値1100
℃で２℃／minの昇温、降温をくり返し、又最高
温値を40分保持して熱処理を施した場合約24.5時
間を要するが、従来の第１図で説明したような熱
処理を計60時間施したものと同程度の欠陥サイズ
を得ることが出来る。

本発明による熱処理時陥を大巾に短縮すること
が出来ることは、主に実験結果に基くものであ
り、明確な理論的裏付けが成されているものでは
ない。しかし乍ら、現在の欠陥形成に係るプロセ
スの通説と考え合わせ以下の如き理由が推測され
る。

IG法に於いて必要であるのは第１にウエハ内
部の結晶欠陥の成長と第２にD.Z.の形成即ちウエ
ハ表面近傍における酸素のアウトデイフユージヨ
ン並びに欠陥核の消滅及び固溶である。

本発明においては、これらの工程を昇温工程の
経過上で一度に行なう。即ち昇温過程において低
較的低温時に欠陥核を高密度化せしめ、次いで、
比較的高温時に該欠陥核を成長せしめIGを行な
わせしめる欠陥を形成するものである。

これに対し、従来の熱処理法に於いては、高温
時における酸素のアウトデイフユージヨン並びに
欠陥核の消滅及び固溶又は高密度の欠陥核につい
てIG効果を有する欠陥に成長させる工程と、低
温時における欠陥核の高密度化をそれぞれ独立し
たプロセスに於いて行なつていたものであつた。

この高温加熱により基板表面近傍の酸素をアウ
トデイフユージヨンせしめ加えて表面近傍のみの
欠陥核等を消滅若しくは固溶せしめるプロセスに
於いて内部の欠陥核についても多数消滅若しくは
固溶されていると考えられる。従つて、次いで低
温アニールにより欠陥核を高密度に形成する際不
要の長時間工程が必要となつていたものである。

これは低温アニールを施し高密度の欠陥核を形
成した後、高温加熱をする場合についても同様の
ことが言える。即ち基板内部の全ての領域におい
て欠陥核を形成した場合、新たに形成された表面
近傍の該欠陥核を消滅若しくは固溶させること
は、その後の高温処理の時間を不要に延長させる
こととなつている。

本発明は、上記従来の熱処理を効率良く昇温過
程で行なうものである。

又、本発明の特徴は昇温過程をくり返すところ
にあり、即ち前述のように特定のサイズ分布で存
在する欠陥核を順次成長せしめることを特徴とし
ている。

前記第２図の説明から明らかであるように、本
発明は第１回目の昇温工程で成長する欠陥核がほ
ぼ決定される。２回目以降の昇温工程では既にあ
る程度成長した欠陥核を特定の臨界サイズをこえ
る大きさまで拡大させることが主に行なわれてい
る。

従つて、熱処理時間の短縮の面からも、第１回
目の昇温工程のみを本発明で規定する基板の酸素
濃度に応じた昇温速度で行ない、第２回目以降は
適用可能な14℃／min.以下の比較的速い昇温速
度で実施することが好ましい。しかし、第２回目
以降の昇温速度が先に行なつた昇温工程よりも著
しく遅い場合、該熱処理により形成される新たな
欠陥核の増加をひき起こすためD.Z.幅の制御が困
難となる。

第２図ｆで説明をしたように降温工程に於いて
も欠陥核の成長が行なわれる。この昇温による熱
処理と比較して、その効果は小さくなる。しか
し、通常、単一の炉において昇温工程をくり返す
ことを考えると、第４図に示すように昇温、降温
を実施することは容易であり、プロセス全体から
見てその損失はない。

第４図においてａは１回目の昇温時間、ｂは１
回目の降温時間、ｃは２回目の昇温時間、ｄは２
回目の降温時間、ｅは３回目の昇温時間を示して
いるが、各熱処理時間の設定としては前述のよう
に、 ａ≧ｃ≧ｅ≧ｂ、ｄ であることが好ましい。

又、本発明に於いては昇温及び降温をくり返す
ばかりでなく、最高温値、最低温値を0.5〜10時
間設けることも有効である。

即ち、従来の熱処理と同様のメカニズムでD.Z.
の形成又は高密度欠陥核の成長を集中的に行なわ
せるに際し、あらかじめ昇温工程若しくは降温工
程が施されているため有効にその実施が可能とな
る。しかし、本発明においては十分に最高温値が
高い、又は最低温値が低い場合にはかかる一定温
度処理を施す必要な必ずしもなく、特に最高温と
最低温の温度差が小さい場合のみ上記一定温度の
熱処理が必要となり又有効である。

加えて、従来より熱処理雰囲気がN₂等の非酸
化性雰囲気中で行なわれることが好ましいことが
知られている。O₂等酸化性雰囲気中に於いても
十分良好な欠陥を形成することが可能であるもの
の、他条件を同一とした場合、非酸化性雰囲気中
の方が欠陥の成長速度、及びサイズ等の面で優れ
ている。

ところで、シリコン基板に熱処理を施す場合、
表面保護膜としてSiO₂膜を形成しておく方法が
知られている。

以上の２点から本発明では、第１回目の昇温に
よる熱処理を酸化性物質を導入した雰囲気中で行
ない、その後の熱処理は非酸化性雰囲気中で行な
うことが有効である。

又、上記表面保護膜としてのSiO₂膜は剥離に
より同時に表面の清浄化を行なうことが出来るた
め、直接酸化によるものの方がCVD（Chemical
Vapor Deposition法）によるものに比べ好まし
い。

以上、本発明によるIG法、即ち、内部結晶欠
陥、及び表面近傍のD.Z.の形成では、従来に比べ
その工程を大幅に短縮出来るとともに基板表面に
与えるダメージ等を減少させることが可能であ
る。

【図面の簡単な説明】

第１図は従来の熱処理による基板内の結晶欠陥
成長工程を、第２図ａは本発明による熱処理の昇
温、降温工程の温度推移を、第２図ｂ乃至ｇは第
２図ａの各温度領域に対応する内部欠陥サイズと
密度の関係を、第３図は酸素濃度の高い基板の
D.Z.幅と昇温速度の関係を、第４図は本発明の昇
温、降温による熱処理の温度推移の一例をそれぞ
れ示している。 第４図中ａ〜ｅはそれぞれ所要時間である。

Claims (1)

1. 【特許請求の範囲】 １ 半導体装置製造の前処理工程において、内部
   に含有する酸素濃度が1.5×10¹⁸cm^-3より高いシリ
   コン基板に対して500℃乃至900℃の低温から950
   ℃乃至1300℃の高温へ５乃至14℃／minの昇温速
   度で昇温する熱処理を施して後該高温から該低温
   へ降温し、次いで更に該低温から該高温へ14℃／
   min以下の昇温速度で１回以上の熱処理をくり返
   し、該基板内部に結晶欠陥を形成する工程を有す
   ることを特徴とする半導体装置の製造方法。 ２ 半導体装置製造の前処理工程において、内部
   に含有する酸素濃度が1.5×10¹⁸cm^-3以下のシリコ
   ン基板に対して500℃乃至900℃の低温から950℃
   乃至1300℃の高温へ５℃／min以下の昇温速度で
   昇温する熱処理を施して後該高温から該低温へ降
   温し、次いで更に該低温から該高温へ14℃／min
   以下の昇温速度で１回以上の熱処理をくり返し、
   該基板内部に結晶欠陥を形成する工程を有するこ
   とを特徴とする半導体装置の製造方法。