JP2006527493A - 改良された安定化アニール方法 - Google Patents

改良された安定化アニール方法 Download PDF

Info

Publication number
JP2006527493A
JP2006527493A JP2006516283A JP2006516283A JP2006527493A JP 2006527493 A JP2006527493 A JP 2006527493A JP 2006516283 A JP2006516283 A JP 2006516283A JP 2006516283 A JP2006516283 A JP 2006516283A JP 2006527493 A JP2006527493 A JP 2006527493A
Authority
JP
Japan
Prior art keywords
temperature
wafer
rise
horizontal
gradient
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006516283A
Other languages
English (en)
Other versions
JP4949021B2 (ja
Inventor
バルテール、シュバルツェンバッハ
ジャン‐マルク、ベシュテル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA filed Critical Soitec SA
Publication of JP2006527493A publication Critical patent/JP2006527493A/ja
Application granted granted Critical
Publication of JP4949021B2 publication Critical patent/JP4949021B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Laminated Bodies (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Abstract

本発明は、半導体材料の中から選択された材料から生成され、接合面を介して結合される2個のウェハを含む、多層ウェハの安定化熱処理方法に関する。この方法は、処理終了温度まで温度を上昇させ、前記温度上昇が少なくとも一つの水平部をもつように実施されることを特徴とする。

Description

本発明は、一般に、マイクロエレクトロニクス、光学、オプトエレクトロニクス用途に使用されるように構成されたウェハ材料の処理に関する。
本発明に記載される特定の実施例は、SOI(「絶縁膜上のシリコン」: Silicon On Insulator: 広く普及していたアングロ・サクソンの用語では、Silicium sur isolant)タイプのウェハと、バルクシリコン(広く普及していたアングロ・サクソンの用語では、「bulk」シリコン)ウェハとである。
従って、本発明は、一般に、半導体材料の中から選択された材料ウェハに関する。
より詳しくは、本発明は、半導体材料の中から選択された一つまたは複数の材料から生成され、基板に堆積されるウェハの高温熱処理(すなわちアニール)方法に関し、この方法は、処理終了温度までの緩慢な温度上昇を含む。
後述するように、本発明の特に有利な用途は、接合面の安定化熱処理に関する。
本文中、「高温」アニールとは、少なくとも約800℃より高い温度で幾つかの段階が展開されるアニールを意味する。
従って、本発明が関与する高温アニールは、一般に約800〜1200℃の温度を意味する。これらの温度は、特に処理終了温度とすることができる。
また、本発明は、一般に、処理終了温度までの緩慢な温度上昇を含む、上記のような高温アニールに適用される。
さらに、本文中、「緩慢な」温度上昇とは、一つまたは複数の温度上昇段階が最低10℃/分の勾配に従って実施される温度変化を意味する。
そのため、本発明は、超高速で温度上昇を実施するRTA(「高速熱アニール」: Rapid Thermal Annealing: 仏語では、Recuit Thermique Rapide)には関与しない。
さらに、本発明が関与するウェハは、単層ウェハまたは多層ウェハ(たとえば「SOI」(絶縁膜上のシリコン): Silicon On Insulator: 仏語では、Silicium sur isolant)とすることができる。
多層ウェハの場合、ウェハの様々な層を接合により一緒に結合できる。
「接合」とは、二面を密着させて、水素結合タイプまたはファンデルワールス(Van der waals)タイプの結合を行うことを意味する。
このような接合は、また、「分子間接着接合」という表現でも示すことができる。
この種の接合は、本発明の領域では、一般に、二つの材料ウェハを結合するために実施される。
たとえばスマートカット(SMARTCUT:登録商標)タイプの方法は、このような接合を実施する。
この種の方法は、ドナー基板の厚み内への注入により発生した脆化領域での剥離により、層転写を介在させる方法である。
剥離される層は、剥離の前に基板に接合される。
この種の方法のステップの一般的な説明は、Jean−Pierre Colinge著「Silicon−On−Insulator technology: Materials to VLSI、 2nd edition」(Kluwer Academic Publishers)の特に50−51頁に記載されている。
このため、スマートカット(SMARTCUT:登録商標)方法は、SOIウェハの製造に有利に適用される。
他のタイプの方法でも同様に、2つのウェハを接合することができる。
しかしながら、一般に、上記のような密着だけでは、堅牢で恒久的な接合の実施には不十分である。すなわち、多層ウェハに補完的な熱処理を施して前記ウェハが含む2個のウェハ間の接合面を安定化させることが必要である。
こうした熱処理では、通常、SOI等の多層ウェハを約1100℃の最終温度にする。従って、本明細書の意味における「高温」アニールの例となる。このような例は、本発明の好適な用途に対応する。しかし、この例は、限定的なものではない。
より詳しくは、(本発明の好適な用途を構成する)SOIウェハを製造する場合、熱処理は一般に次の2段階で行われる。
・ウェハ表面の酸化ステップに対応する予備段階。この段階は、後で除去される酸化層を形成することを目的とする。この第一段階の際の温度は約950℃である。
・接合面の安定化段階。この段階では、約1100℃の温度に達するまで温度上昇を行う。
仏国特許出願第2777115号は、こうした公知の処理を開示している。
安定化段階では、温度上昇が、線形の温度上昇に対応する直線勾配に沿って行われる。
この勾配の値は、一般に5℃/分である。これは、本明細書の意味での緩慢な温度上昇に対応する。
第二の段階に関連する問題は(一般に、多層ウェハまたは単層ウェハの安定化アニールに関連する)は、このような温度上昇によって「スリップライン」型の欠陥が発生することにある(本文中、「slip lines」は、仏語の「lignes de glissement」に相当)。
スリップラインは、特にウェハの周辺と、アニール炉でウェハを支持する素子の周辺とで、ウェハの全面に生じる可能性がある。
図1は、SOIウェハにおいて電子顕微鏡(SEM)で観察されたスリップライン10を示す二つの異なる図である。
これらの欠陥は、特にSOIウェハの縁から見える。
図2は、安定化アニール後にスリップラインを含むSOIウェハを観察したときの別の図である。この観察は、KLA Tencor SPI(登録商標)型の装置により行われた。
この図では、スリップラインが囲まれている。スリップラインは、ウェハの周辺付近に分布していることが分かる。
図3は、SOIウェハになされたのと同種の高温安定化アニールを行った、むき出しのシリコンウェハについて、図2と同様の観察を行ったときの別の図である。
この図でも同様に、ウェハ周辺に、(ここでもまた囲まれた)スリップラインが示されている。
このようなスリップラインは明らかに欠点となる。
こうした欠点は、上記のように、接合面の安定化アニール後に特に観察される。
本発明の目的は、この欠点を少なくともある程度緩和できるようにすることにある。
この目的に達するために、本発明は、半導体材料の中から選択された一つまたは複数の材料から生成されて基板に堆積されるウェハの熱処理方法を提案し、この方法は、処理終了温度までの緩慢な温度上昇を含み、前記温度上昇が、少なくとも一つの水平部を伴って実施されて、ウェハでの温度勾配と、ウェハと基板との間の温度勾配とを減少することにより、ウェハにおけるスリップラインの出現を最小化することを特徴とする。
本発明による方法の限定的ではないが好適な特徴は、以下の通りである。
・温度上昇と一つまたは複数の水平部との間の移行が、連続的な温度変化により段階的に実施される。
・一つまたは複数の水平部が、温度上昇の際に通過する温度間隔の高温部分に配置される。
・ウェハが、接合面を介して結合される少なくとも2個の層を含む多層ウェハであり、前記熱処理が、前記接合面を安定化するアニールである。
・前記温度上昇が、約950℃にされる酸化段階に続いて行われる。
・前記処理終了温度が約1100℃である。
・ウェハがSOIウェハである。
・温度上昇が2個の水平部を含む。
・2個の水平部が、それぞれ約1050℃と1075℃の温度で実施される。
・一つの水平部の持続時間または複数の水平部の累積持続時間が、ウェハの温度勾配と、ウェハと基板との間の温度勾配とを均質化して最小化するように決定される。
・各水平部が約10分間持続する。
・最終水平部と処理終了温度との間の温度上昇が漸近的に行われる。
・温度上昇が、
約2〜5℃/分の一定勾配による初期の線形上昇と、
第一の水平部と、
約2〜5℃/分の一定勾配によるほぼ線形の第二の上昇と、
第二の水平部と、
処理終了温度までの漸近的な第三の上昇とを含む。
本発明の他の特徴、目的、長所は、既に説明した図1〜3に加えて、添付図面に関してなされた本発明による以下の説明を読めば、いっそう明らかになるであろう。
説明に先立って、本発明は、一般に、半導体材料の中から選択され、基板に堆積されて熱処理を受ける一つまたは複数の材料から生成された、ウェハに適用される熱処理方法に関与することを明記しておく。
図4に関して、本発明の好適な実施形態に対応する温度上昇を示した。
この図は、時間の経過(時:分で示す)に従った温度変化(単位:℃)を縦座標に示している。
この図では、温度上昇の前に約950℃の温度に設定された水平部があることに気づく。
これは、前述の予備の酸化段階に対応しうる。
実際、本発明は、ウェハを酸化する温度約950℃での第一の熱処理段階の後で、接合面を安定化するアニールのために、多層ウェハに実施可能である。
図4に示した温度上昇に戻ると、この温度上昇は、そのため、初期の酸化段階に対応する950℃の水平部の後に以下を含む。
・毎分約3℃の一定勾配を持つ初期の線形上昇。一般に、この勾配は、毎分約2〜5℃とすることができる。
・第一の水平部。
・初期の温度上昇勾配とほぼ同等の一定勾配を伴った、ほぼ線形の第二の上昇。
・第二の水平部。
・処理終了温度1100℃まで達しうる第三の上昇。
初期の上昇と第二の上昇とが「線形」または「ほぼ線形」と記載した場合、好適には、これらの温度上昇と、こうした温度上昇を囲む水平部との間で段階的な移行を実施する。
それに対して、従来技術で実施されているアニールでは、通常実施されているこのような移行において、温度上昇中の勾配の中断が非常に顕著である。
出願人は、連続的な温度変化により「緩慢な」移行を行えば、得られる性能をさらに改良できると判断した。
第三の上昇は線形ではないが、その勾配は徐々に小さくなって処理終了温度に「漸近的に」近づくことが分かる。
本文中、「漸近的な」接近とは、勾配が連続して減少しながらではあるが有効に最終値(処理終了温度)に到達可能な接近を意味する。
二つの水平部のそれぞれの持続時間は、約10分間とすることができる。
「水平部」とは、所定の時間中、温度をほぼ一定値に保持する区間を意味する。
水平部の持続時間(上記の約10分間という目安値は限定的なものではない)は、ウェハにおける温度勾配(およびウェハとアニール装置内の基板との間の温度勾配)を均質化して、それ以上になるとできる限りゼロにできるような、十分な待機時間に相当するものでなければならない。
従って、水平部の持続時間は、温度上昇勾配の値と、水平部間の温度差とによって変えられる。すなわち、これらの水平部の温度が近ければ近いほど、水平部を短くすることができる。
そのため、同一の温度上昇でも、各水平部の持続時間を短縮することによって水平部の数を増やせる。
その反対に、単一の水平部を設定して本発明を実施することも可能である。
従って、図4に示した温度上昇の特定の例に戻ると、2つの水平部が、それぞれ約1050℃と1075℃の温度に設定されている。
また、たとえば、それぞれ1000℃、1050℃の異なる温度に水平部を設定してもよいが、後述するように、得られる結果はそれほどよくない。
複数の水平部(または温度上昇が一つしか水平部を含まない場合は一つの水平部)は、好適には、温度上昇で通過する温度間隔の上部に配置される。
そのため、950℃〜1100℃の温度上昇の場合、水平部は、好適には1050℃に設定される。
安定化熱処理の温度上昇に少なくとも一つの水平部を導入することによって、処理ウェハが被る熱応力および/または機械応力を減少できる。
実際、スリップラインは、以下による。
・熱応力。これは、ウェハの様々な部分が、同一炉で全体として一緒に加熱されても、所定の瞬間に全てが同じ温度にならない場合があることを意味する。
・および/または機械応力。ここでは、ウェハと、炉内でウェハを支持する機械素子との間の物理的な接触による応力を意味する。この機械素子は、一般に、ウェハを支持するボート(通常、SiC)である。
これらの応力を緩和可能にしてスリップラインを形成しないようにするには、確かに、単一の小さい勾配(毎分5℃の従来値を著しく下回る)によってウェハを950℃〜1100℃にする温度上昇の実施を検討できるであろう。
しかし、このような解決方法は、安定化方法の展開を甚だしく減速するので、工業的な観点から検討不能である。
さらに、このような連続的な線形の温度上昇は、いずれにしても、ウェハに形成される温度差によって依然としてスリップラインを発生し続けると思われる。
従って、本発明は、後述するように、工業的な効率要求と相容れながら、スリップライン数を著しく減少できる解決方法を提案する。
図5は、950℃〜1100℃の様々な温度上昇条件で、スリップラインの長さおよび数に関して得られた結果を示している。
そのため、この図は、
・横座標に、
毎分5℃の単一線形勾配による従来技術の「標準」温度上昇
温度1100℃に接近する漸近的な推移により従来技術と同様の線形上昇からなる「段階的な」温度上昇
1000℃と1050℃に二つの水平部を設定した、「水平部を有する段階的な」温度上昇
図4に示した「水平部を有する段階的な」温度上昇
の、4つの温度上昇条件を示し、
・縦座標に、スリップラインの平均長さ(左目盛)と、確認されたスリップライン数(右目盛)とを示している。
この図は、「水平部を有する段階的な」温度上昇の際に、スリップラインの数と、スリップラインの平均的な長さとが著しく減少したことを示している。
尚、図5の様々な温度上昇は、同じバルクシリコンウェハで実施されたこと、また、スリップラインは、KLA Tencor SP DLS型の単一設備を用いて低スループットの通常モード測定により同じ条件で測定され、バルクウェハの閾値が014/014であったことを言い添えておく。
さらに、図4に示した温度上昇によって、特に有効な結果が得られる。すなわち、スリップライン数は28から10に減り、平均長さは170mmから60mmに減少した。
従って、上記の結果から、図4の温度上昇を使用すれば、安定化熱処理で発生するスリップラインを約2.5分の1〜3分の1に減少できることが分かる。
図6は、同じSOIウェハに対して
・図4に示したのと同じ温度上昇(グラフの左部分)に従って、または
・毎分約5℃の単一線形勾配による「標準」温度上昇に従って、
安定加熱処理を実施し、このウェハにおけるスリップラインの長さに関して得られた結果を同様に示している。
ここでもまた、本発明によって、安定化熱処理で発生するスリップライン数を著しく減らせることが分かる(同じSOIウェハに対してスリップラインは207から69に減少した)。
温度上昇が水平部を一つしか含まない特に単純な実施形態によって本発明を実施することもできる。
また、本発明の実施形態を示すために上に挙げた特定の温度値は限定的なものではない。
従って、本発明は、一般に、処理終了温度までの緩慢な温度上昇を含むあらゆる高温アニールに適用される。また、好適には、緩慢な温度上昇の一つまたは複数の温度上昇段階が、最大5℃/分の勾配で行われる(この種の勾配から、本文で説明したように、非常に有利な結果が得られる)。
本発明は、少なくとも一つの水平部を有する緩慢な温度上昇を含み、すなわち前記一つまたは複数の水平部の両側で温度上昇速度が緩慢である(最大10℃/分、特に好適には5℃/分)。
さらに、本発明が提案するような、温度上昇に少なくとも一つの水平部を導入することからなる解決方法は、温度上昇の開始値および終了値が同じであっても、温度上昇水平部のない線形勾配と比べて、スリップラインの数を減らすとともに長さを短縮する点に関して、明らかに最良の結果をもたらす。
これは、温度上昇の全体持続時間をほんの少し延長するだけで実現される。
この点に関して、出願人は、同じウェハについて一定の勾配に沿って温度を線形に上昇させ、この温度上昇と図4の温度上昇との全体時間を同じにして、幾つかの試験を行った。
実際、従来技術の安定化アニールに比べて、本発明の実施形態は、安定化熱処理時間が僅かに延びる。
しかしながら、処理終了温度で実施される高温の最終水平部の持続時間については短縮可能である。何故なら、水平部の導入により温度上昇の全体時間が延びても、ウェハは、この温度上昇時間中、従来の線形温度上昇時に受ける収支を上回る熱収支を受けるからである。
これらの試験から、スリップラインの数および長さは、同じ全体時間で実施される一定勾配の温度上昇の場合には、もはやそれほど減少しないことが分かった。
それに対して、こうした一定勾配の温度上昇では、本発明による方法よりもずっと多くのスリップラインがウェハ内部で発生する。
図7、8にこれを示した。
これらのスリップラインは、一般に、熱処理炉内でウェハを支持し、基板をなす機械素子のフィンガ端に対応する。
このような欠陥は、ウェハの活性面の内部にみられ、マイクロエレクトロクスでのウェハの使用に対して全く不適切であるとみなされる。従って、(温度上昇の全体時間が同じ場合)少なくとも一つの温度勾配を導入することからなる解決方法が非常に好ましいことが分かる。
SOIウェハにおいて電子顕微鏡(SEM)で観察されたスリップライン10を示す二つの異なる図である。 安定化アニール後にスリップラインを含むSOIウェハを観察したときの別の図である。 SOIウェハになされたのと同種の高温安定化アニールを行った、むき出しのシリコンウェハについて、図2と同様の観察を行なったときの別の図である。 本発明による方法の温度上昇を示すグラフである。 それぞれシリコンウェハとSOIウェハとで本発明を実施した際のスリップラインの減少を示すグラフである。 それぞれシリコンウェハとSOIウェハとで本発明を実施した際のスリップラインの減少を示すグラフである。 従来技術よりも長時間にわたって実施された均質勾配を持つ熱処理で、スリップラインが発生したところを示す図である。 従来技術よりも長時間にわたって実施された均質勾配を持つ熱処理で、スリップラインが発生したところを示す図である。

Claims (13)

  1. 半導体材料の中から選択された一つまたは複数の材料が生成されて基板(support)に堆積されるウェハを、処理終了温度まで緩慢に温度上昇させる熱処理方法であって、前記温度上昇が少なくとも一つの水平部を伴って実施され、ウェハでの温度勾配と、ウェハと基板との間の温度勾配とを減少することにより、ウェハにおけるスリップラインの出現を最小化する方法。
  2. 温度上昇と一つまたは複数の水平部との間の移行が、連続的な温度変化により段階的に実施されることを特徴とする請求項1に記載の方法。
  3. 一つまたは複数の水平部が、温度上昇の際に通過する温度間隔の高温部分に配置されることを特徴とする請求項1または2に記載の方法。
  4. ウェハが、接合面を介して結合される少なくとも2個の層を含む多層ウェハであり、前記熱処理が、前記接合面を安定化するアニールであることを特徴とする請求項1から3のいずれか一項に記載の方法。
  5. 前記温度上昇が、約950℃にされる酸化段階に続いて行われることを特徴とする請求項1から4のいずれか一項に記載の方法。
  6. 前記処理終了温度が、約1100℃であることを特徴とする請求項1から5のいずれか一項に記載の方法。
  7. ウェハがSOIウェハであることを特徴とする請求項1から6のいずれか一項に記載の方法。
  8. 温度上昇が2個の水平部を含むことを特徴とする請求項1から7のいずれか一項に記載の方法。
  9. 2個の水平部が、それぞれ約1050℃と1075℃の温度で実施されることを特徴とする請求項1から8のいずれか一項に記載の方法。
  10. 一つの水平部の持続時間または複数の水平部の累積持続時間が、ウェハの温度勾配と、ウェハと基板との間の温度勾配とを均質化して最小化するように決定されることを特徴とする請求項1から9のいずれか一項に記載の方法。
  11. 各水平部が約10分間持続することを特徴とする請求項10に記載の方法。
  12. 最終水平部と処理終了温度との間の温度上昇が漸近的に行われることを特徴とする請求項1から11のいずれか一項に記載の方法。
  13. 温度上昇が、
    ・約2〜5℃/分の一定勾配による初期の線形上昇と、
    ・第一の水平部と、
    ・約2〜5℃/分の一定勾配によるほぼ線形の第二の上昇と、
    ・第二の水平部と、
    ・処理終了温度までの漸近的な第三の上昇と、
    を含むことを特徴とする請求項1から12のいずれか一項に記載の方法。
JP2006516283A 2003-06-10 2004-06-10 改良された安定化アニール方法 Expired - Lifetime JP4949021B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR0306920A FR2856194B1 (fr) 2003-06-10 2003-06-10 Procede perfectionne de recuit de stabilisation
FR03/06920 2003-06-10
PCT/FR2004/001449 WO2004112124A2 (fr) 2003-06-10 2004-06-10 Procede perfectionne de recuit de stabilisation

Publications (2)

Publication Number Publication Date
JP2006527493A true JP2006527493A (ja) 2006-11-30
JP4949021B2 JP4949021B2 (ja) 2012-06-06

Family

ID=33484295

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006516283A Expired - Lifetime JP4949021B2 (ja) 2003-06-10 2004-06-10 改良された安定化アニール方法

Country Status (4)

Country Link
EP (1) EP1639633A2 (ja)
JP (1) JP4949021B2 (ja)
FR (1) FR2856194B1 (ja)
WO (1) WO2004112124A2 (ja)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58171826A (ja) * 1982-03-26 1983-10-08 インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション 酸素析出物粒子の密度及び分布の調整方法
JPH01220455A (ja) * 1988-02-18 1989-09-04 Northern Telecom Ltd シリコン−オン−インシユレーター基板ならびにその製造方法および装置
JPH03166733A (ja) * 1989-11-27 1991-07-18 Olympus Optical Co Ltd 半導体装置の製造方法
JP2002503400A (ja) * 1998-04-07 2002-01-29 コミッサリア・ア・レナージ・アトミク 半導体基板の熱処理方法
JP2002134516A (ja) * 2000-10-26 2002-05-10 Mitsubishi Materials Silicon Corp シリコンウェーハおよびその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2752799B2 (ja) * 1991-03-27 1998-05-18 三菱マテリアル株式会社 Soi基板の製造方法
JPH0845946A (ja) * 1994-08-01 1996-02-16 Hitachi Ltd シリコン半導体単結晶基板の熱処理方法及び熱処理装置、半導体装置
US5788763A (en) * 1995-03-09 1998-08-04 Toshiba Ceramics Co., Ltd. Manufacturing method of a silicon wafer having a controlled BMD concentration
JP3927778B2 (ja) * 2001-07-09 2007-06-13 住友電気工業株式会社 エピタキシャルウエハとその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58171826A (ja) * 1982-03-26 1983-10-08 インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション 酸素析出物粒子の密度及び分布の調整方法
JPH01220455A (ja) * 1988-02-18 1989-09-04 Northern Telecom Ltd シリコン−オン−インシユレーター基板ならびにその製造方法および装置
JPH03166733A (ja) * 1989-11-27 1991-07-18 Olympus Optical Co Ltd 半導体装置の製造方法
JP2002503400A (ja) * 1998-04-07 2002-01-29 コミッサリア・ア・レナージ・アトミク 半導体基板の熱処理方法
JP2002134516A (ja) * 2000-10-26 2002-05-10 Mitsubishi Materials Silicon Corp シリコンウェーハおよびその製造方法

Also Published As

Publication number Publication date
FR2856194A1 (fr) 2004-12-17
JP4949021B2 (ja) 2012-06-06
FR2856194B1 (fr) 2005-08-26
WO2004112124A2 (fr) 2004-12-23
EP1639633A2 (fr) 2006-03-29
WO2004112124A3 (fr) 2005-05-12

Similar Documents

Publication Publication Date Title
JP7169321B2 (ja) 多結晶セラミック基板
JP4855015B2 (ja) 二枚のウエハを結合する前の熱処理
JP4479010B2 (ja) 半導体基板の熱処理方法
JP4582982B2 (ja) 基板の処理方法
JP4688408B2 (ja) 材料の二層を剥離する方法
JP6487454B2 (ja) 層状半導体構造体の製造方法
JP5258564B2 (ja) 支持体上に薄膜を転写する方法
JP3900741B2 (ja) Soiウェーハの製造方法
US20040171257A1 (en) Method for reducing free surface roughness of a semiconductor wafer
JP2008021992A (ja) 接合界面安定化のための熱処理
TW202006835A (zh) 絕緣層上半導體之結構
US7190029B2 (en) Preventive treatment method for a multilayer semiconductor wafer
KR20060088052A (ko) 빈 자리 클러스터를 가지는 기판에서 형성된 박층 이송방법
JP2011530182A (ja) 接着接合界面を安定するためにイオンを注入する工程を備える構造物製造方法
TW201140662A (en) Method for the preparation of a multi-layered crystalline structure
JP4285244B2 (ja) Soiウェーハの作製方法
JP2008177531A (ja) ダブルプラズマutbox
JP2018085536A (ja) 多層半導体デバイス作製時の低温層転写方法
WO2009141954A1 (ja) 貼り合わせウェーハの製造方法及び貼り合わせウェーハ
TW201826402A (zh) 用於平滑絕緣體上半導體底材表面之方法
JP2006202989A (ja) Soiウエーハの製造方法及びsoiウェーハ
JP4949021B2 (ja) 改良された安定化アニール方法
JP5053252B2 (ja) 半導体材料の少なくとも1つの厚い層を含むヘテロ構造の製造方法
EP1831922B1 (en) Method for obtaining a thin layer having a low density of holes
JP2006165062A (ja) Soiウェーハの製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100517

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100521

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100823

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110114

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110414

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111007

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111216

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120207

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120307

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150316

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 4949021

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term