TW201826402A - 用於平滑絕緣體上半導體底材表面之方法 - Google Patents
用於平滑絕緣體上半導體底材表面之方法 Download PDFInfo
- Publication number
- TW201826402A TW201826402A TW106143704A TW106143704A TW201826402A TW 201826402 A TW201826402 A TW 201826402A TW 106143704 A TW106143704 A TW 106143704A TW 106143704 A TW106143704 A TW 106143704A TW 201826402 A TW201826402 A TW 201826402A
- Authority
- TW
- Taiwan
- Prior art keywords
- substrate
- smoothing
- transfer layer
- donor substrate
- layer
- Prior art date
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 98
- 238000000034 method Methods 0.000 title claims abstract description 50
- 238000009499 grossing Methods 0.000 title claims abstract description 46
- 239000012212 insulator Substances 0.000 title description 8
- 239000004065 semiconductor Substances 0.000 claims abstract description 23
- 230000001590 oxidative effect Effects 0.000 claims abstract description 19
- 239000011261 inert gas Substances 0.000 claims abstract description 8
- 239000000203 mixture Substances 0.000 claims abstract description 7
- 238000012546 transfer Methods 0.000 claims description 38
- 238000000926 separation method Methods 0.000 claims description 36
- 238000010438 heat treatment Methods 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 8
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 239000001301 oxygen Substances 0.000 claims description 8
- 229910052760 oxygen Inorganic materials 0.000 claims description 8
- 230000003746 surface roughness Effects 0.000 claims description 5
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 4
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 3
- 229910052732 germanium Inorganic materials 0.000 claims description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 2
- 238000011282 treatment Methods 0.000 description 10
- 238000002513 implantation Methods 0.000 description 9
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 8
- 230000007935 neutral effect Effects 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 239000007789 gas Substances 0.000 description 6
- 238000005259 measurement Methods 0.000 description 5
- 238000005496 tempering Methods 0.000 description 5
- 229910052786 argon Inorganic materials 0.000 description 4
- 125000004429 atom Chemical group 0.000 description 3
- 239000001307 helium Substances 0.000 description 3
- 229910052734 helium Inorganic materials 0.000 description 3
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 239000000047 product Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000002244 precipitate Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
- 230000007847 structural defect Effects 0.000 description 1
- 229910052724 xenon Inorganic materials 0.000 description 1
- FHNFHKCVQCLJFQ-UHFFFAOYSA-N xenon atom Chemical compound [Xe] FHNFHKCVQCLJFQ-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/185—Joining of semiconductor bodies for junction formation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
- H01L21/3247—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering for altering the shape, e.g. smoothing the surface
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Formation Of Insulating Films (AREA)
Abstract
本發明係關於一種用於製作包含一移轉層13之一半導體底材21之方法,該移轉層13利用以下步驟移轉,包括a) 提供一施體底材1,當中設有一弱化區11,該弱化區11形成待移轉層13與該施體底材1其餘部分15間之邊界;b)使該施體底材1接合至一受體底材5,所述待移轉層13位於該施體底材1與該受體底材5間之界面;c)使該受體底材5連同該移轉層13沿著該弱化區11從該施體底材其餘部分15分離。該方法之特徵在於,在分離步驟c)之後,更包括在該移轉層13的表面25上進行至少一平滑步驟d),以及,從步驟c)獲得之半導體底材19,至少從分離那一刻起直到所述平滑步驟結束,都保持在非氧化惰性氣氛中或非氧化惰性氣體的混合物中。本發明也涉及以上述方法所製作之半導體底材21。
Description
本發明係關於一種製作絕緣體上半導體(semiconductor-on-insulator)底材之方法,更詳細而言,本發明係關於一種將一絕緣體上半導體層移轉到一受體底材上之方法。
這類絕緣體上半導體底材可透過Smart Cut製程取得。在這類製程中,絕緣體上半導體層在熱回火操作期間,經由沿著預先以離子植入弱化之一界面傳播一斷裂波而移轉至受體底材。
分離後,被移轉層表面表現出之RMS粗糙度為大約 50 至 100 埃(5至 10 奈米之間)。
然而,在製作諸如絕緣體上矽(SOI)半導體底材之情況下,極平滑之矽表面是最理想的。典型之理想粗糙度值為RMS值低於 3 埃(0.3 奈米)。因此在包含層移轉之Smart Cut製程中,必須在分離後進行平滑處理,以獲得一可接受之最終底材。
習知技術中,有多種方法可在分離後平滑表面,但主要使用的有兩種。第一種為機械研磨法,又稱「化學機械研磨法(CMP)」,其能局部去除粗糙,但會在晶圓的尺度上對移轉層之厚度均勻性造成負面影響。
第二種方法為在一中性氣體、一還原性氣體或一腐蝕性氣體的環境中進行一高溫處理。基於表面原子在高溫下的高遷移率,因此可依表面原子的重新排列進行平滑處理。在一矽層的情況下,此等根據溫度進行的平滑處理,只有在高於900°C時有效,因為必須先透過蝕刻或蒸發破壞表面的原生氧化層。
因此,對於被移轉矽層之厚度均勻性非常重要的半導體底材而言,製作此類底材時,必須在高於900°C的溫度下進行熱平滑處理。
然而,對於某些產品而言,在處理加工期間暴露在高溫下是不利的。以包含合金層(例如矽鍺)或重摻雜層之結構為例,高溫會導致對產品有害的物種擴散。高溫平滑回火操作容易改變矽中氧沉澱物的形態(morphology),進而改變材料的機械和電子性能。最後,暴露在高溫中會產生「滑移線(slipline)」或「舟痕(boatmark)」類型的結構缺陷,這些缺陷與透過底材的錯位壓力之高溫傳播有關。
雖然已有許多方法被提出,以移除透過Smart Cut製程所獲得移轉層之表面粗糙度,並同時維持移轉層的厚度均勻性,但目前仍欠缺一改良解決方案。
本發明之目的係為提供一種製作方法以克服上述缺點,該方法包含在分離後進行表面平滑步驟,而該步驟可在低於目前已知方法所要求的溫度下進行,故該方法可透過Smart Cut技術,製作出含有粗糙度較低、厚度均勻性較高之移轉層之絕緣體上半導體底材。
本發明之目標係透過一種用於製作包含一移轉層之半導體底材之方法而實現,該方法使用以下步驟,包括a)提供一施體底材,當中設有一弱化區,該弱化區形成待移轉層與該施體底材其餘部分間之邊界,b)使該施體底材接合至一受體底材,所述待移轉層位於該施體底材與該受體底材間之界面,以及c)使該受體底材連同該移轉層沿著該弱化區從該施體底材其餘部分分離。該方法在分離步驟c)之後,更包括在該移轉層的表面上進行至少一平滑步驟d),其中,從步驟c)獲得之半導體底材,至少從分離那一刻起直到所述平滑步驟結束,都保持在非氧化惰性氣氛中或非氧化惰性氣體的混合物中。在分離後對移轉至導電底材上的移轉層進行之平滑處理,由於該移轉層至少從分離那一刻起直到所述平滑步驟結束,都保持在非氧化惰性氣氛中或非氧化惰性氣體的混合物中,因此能夠獲得在晶圓的尺度上相當平滑之移轉層表面,且其厚度均勻性與習知技術之化學機械研磨法相比也有所提升。
此外,由於該移轉層至少從分離那一刻起直到所述平滑步驟結束,都保持在中性氣體中,因此該平滑步驟可在低於習知技術的溫度下進行。此特徵使得用於製作半導體底材之底材材料與移轉層材料可有更多選擇。
在本說明書中,「厚度均勻性」一詞意指在晶圓尺度上厚度差異的最大值。
根據該方法之一變化,分離和平滑步驟可以在非氧化惰性氣氛中或在非氧化惰性氣體的混合物中進行,詳言之在氧含量低於10ppm的氣氛中進行。 在分離完成後,移轉層的表面保持暴露在形成分離步驟的爐中氣氛的非氧化性氣體中。當一層的表面暴露在自由大氣中,會形成一自然氧化層。 因此,若分離步驟與平滑處理的氣氛皆為非氧化性,則該移轉層表面從分離至平滑處理結束,皆保持在中性氣氛中。因此,該移轉層表面不會或幾乎不會形成氧化層。
在該方法之一替代方案中,平滑步驟可在分離步驟後直接進行。因此,中性氣氛的條件可持續提供。該移轉層表面在剛剛斷裂後的特徵,就是尚未被其環境氧化。一表面平滑的效果可被觀察到,因為比起表面有氧化層存在的情況,表面原子的遷移率較高,因此可透過使表面能(surface energy)最小化而允許表面自行重新排列。
在該方法之一變化中,該分離步驟與該平滑步驟可在同一設備中進行,詳言之在同一爐中進行。此做法可讓分離與平滑結合為同一步驟,從而使該方法更易實施。分離步驟可透過施加一熱處理進行,以將弱化區自施體底材的其餘部分分離。
在該方法之一變化中,該平滑步驟可進行至少1小時,較佳者為進行1至3小時。在850℃的溫度下進行1小時所獲得的平滑程度,相當於在1100℃溫度下進行RTA所獲得的平滑程度。快速熱回火(RTA)係在一RTA設備中進行,該設備能達到超過10℃/秒的加熱速度,以及相對較短的回火時間,大約30秒至1分鐘。
在該方法之一變化中,該平滑步驟可在650至900℃之溫度範圍內進行。因此,該平滑步驟可在分離步驟之後直接在爐中進行,不需冷卻。
在該方法之一變化中,移轉層的RMS表面粗糙度可低於0,1奈米,詳言之,在平滑步驟後,該移轉層整個表面的粗糙度低於0.3奈米。
該方法尤其適合用於製作FDSOI (完全空乏絕緣體上矽) 底材。
本發明之目的也可透過利用如申請專利範圍中任一項之方法所製作之半導體底材來達成,其特徵在於該半導體底材包含一移轉層,該移轉層的RMS表面粗糙度低於1奈米,詳言之該移轉層整個表面的粗糙度低於0.3奈米。
圖1係詳細繪示本發明之製作方法。該方法包括形成、分離、將一移轉層從一施體底材移轉至一受體底材,以及在移轉層表面進行平滑處理等步驟,以A至E標示之。
圖1A繪示一施體底材1,較佳者為一矽或單晶矽底材,但也可以是一鍺或矽鍺(SiGe)底材,其帶有或不帶有表面氧化層,施體底材1設有一表面3。
圖1A繪示一受體底材5,其設有一表面7。受體底材5可以是矽、單晶矽,或任何類型之基底底材,詳言之可承受高於700℃溫度之底材,受體底材5可帶有或不帶有表面氧化層。
接著,如圖1B所繪示,施體底材1受到一離子或原子物種9植入。該植入過程在施體底材1相對於被撞擊之表面3之預定深度處,將最大濃度之植入物種9引入施體底材1中,以期產生一弱化區11。弱化區11形成一層13與施體底材1之其餘部分15間之邊界。
離子或原子物種9之植入,可以是單一植入操作,即植入單一原子物種,例如植入氫、氦或任何惰性氣體。該植入也可以是離子或原子物種9的混合植入操作,即植入至少兩種不同原子物種,例如氫與氦的混合植入。
圖1C繪示受體底材5以其一表面7與施體底材1之表面3進行接觸之步驟。受體底材5與施體底材1之間的鍵合由分子附著所形成,該鍵合界面之元件編號為17, 以形成一多層堆疊19。
圖1D繪示沿著弱化區11自施體底材1的其餘部分15分離之步驟,以將移轉層13移轉至載體底材 5,以製作半導體底材21。
分離步驟可透過熱處理或機械處理進行,或透過同時使用熱處理與機械處理兩者的方式進行。
作為示例,熱分離使圖3C所繪示之多層堆疊19接受熱回火,在此過程中,從施體底材1其餘部分15脫離的自發性剝離沿著弱化區11發生。此熱分離操作通常在溫度100至600℃之間的爐23中進行,較佳者為約500℃。在一替代方案中,機械分離操作可以透過,舉例而言,在弱化區11使用刀具來進行。
爐23中的氣氛為非氧化性,氧污染程度大約為10ppm或更低。因此,移轉層13的表面25維持沒有氧化層。
圖1E繪示根據本發明之平滑步驟,其中半導體底材21之移轉層13的表面25所進行之平滑處理,係透過在一爐中之熱處理所進行。此處使用的爐,與圖1D所繪示步驟中所用的爐23係同一個。
根據本發明,此熱處理係在低於900℃之溫度下進行,詳言之在650至900℃之溫度範圍內進行,並在非氧化惰性氣氛中或非氧化惰性氣體的混合物中進行,詳言之其氧含量低於10 ppm。所述一種或多種惰性氣體可以是,舉例而言,氦、氬氣或氙。該熱處理進行至少1小時,較佳者為進行1至3小時。
該些步驟之間的氣氛必須維持非氧化惰性氣氛,以避免表面氧化層形成。
以此方式獲得之半導體底材21之移轉層13之表面25所表現出之RMS粗糙度,在整個半導體底材表面而言低於1奈米。粗糙度之測量,舉例而言,係使用原子力顯微鏡(AFM)或透過霧度測量進行。
圖2繪示根據本發明之製作方法,在分離步驟後,經過或未經過各種平滑處理的底材之霧度粗糙度值。
此霧度值以ppm為測量單位,係使用待描述表面的光學反射特性方法之結果。「HAZESUP」測量對應於晶圓上霧度的最大值,是非常好的底材粗糙度指標。圖2所繪示之「HAZESUP」測量結果,係透過光學反射儀取得。
圖2繪示從21a至21g的7種底材之「HAZESUP」測量結果,這些底材皆已經過本發明之製作方法之形成與分離步驟。
底材21a表現出之「HAZESUP」值大約4000 ppm,此係在分離步驟後直接進行測量,該分離係在只有氬氣且氧含量低於10 ppm的中性氣氛中進行,即圖2中的條件A。
底材21b、21c與21d表現出之「HAZESUP」值在280至400 ppm之間,此係在平滑步驟後進行測量,該平滑步驟在只有氬氣且氧含量低於10 ppm的中性氣氛中,以650℃的溫度進行2小時,即圖2中的條件B。
底材21e表現出之「HAZESUP」值在50至60 ppm之間,此係在平滑步驟後進行測量,該平滑步驟在只有氬氣且氧含量低於10 ppm的中性氣氛中,以850℃的溫度進行2小時,即圖2中的條件C。此相當於在1100℃的溫度下進行30秒之RTA熱處理。
底材21f與21g表現出之「HAZESUP」值大約4000 ppm,此係在分離步驟後直接進行測量,該分離係在周圍大氣中進行,即圖2中的條件D。
如同習知技術所預期,經過形成和分離的步驟,但未經過後續熱平滑處理的底材(此處為a、g與f),無論「HAZESUP」測量是在周圍大氣或中性氣氛下進行,皆表現出高「HAZESUP」值,大約4000 ppm,而根據本發明在分離後進行熱平滑處理的底材(底材b至e),其表現出的「HAZESUP」值皆顯著降低。
因此,在850℃的溫度下進行2小時的平滑處理(底材e)所獲得的「HAZESUP」值,與在1100℃溫度下進行30秒RTA熱處理所獲得的「HAZESUP」值等級相近。
因此,本發明藉由在分離後直接於非氧化氣氛中,以溫度低得多的850℃進行熱平滑處理,可獲得相當於RTA熱處理所能達到的平滑程度。
本說明書闡述了本發明之數種實施例。但應了解的是,對於本發明所為之各種修正與改良,均落入以下申請專利範圍所界定之範疇。
1‧‧‧施體底材
3、7、25‧‧‧表面
5‧‧‧受體底材
9‧‧‧物種
11‧‧‧弱化區
13‧‧‧移轉層
15‧‧‧其餘部分
17‧‧‧鍵合界面
19‧‧‧多層堆疊
21‧‧‧半導體底材
23‧‧‧爐
參考以下說明搭配所附圖式將有助於理解本發明,圖式中的數字符號表示本發明之元件。
圖 1係概要繪示根據本發明之一實施例的製作方法之各步驟。
圖2繪示在分離步驟後,經過或未經過各種平滑處理的底材粗糙程度。
Claims (11)
- 一種用於製作包含一移轉層之半導體底材之方法,該方法使用以下步驟: a) 提供一施體底材,當中設有一弱化區,該弱化區形成待移轉層與該施體底材其餘部分間之邊界; b) 使該施體底材接合至一受體底材,所述待移轉層位於該施體底材與該受體底材間之界面; c) 使該受體底材連同該移轉層沿著該弱化區從該施體底材其餘部分分離;該方法之特徵在於 其在分離步驟c)之後,更包括在該移轉層的表面上進行至少一平滑步驟d),其中,從步驟c)獲得之半導體底材,至少從分離那一刻起直到所述平滑步驟結束,都保持在非氧化惰性氣氛中或非氧化惰性氣體的混合物中。
- 如申請專利範圍第1項之方法,其中所述分離及平滑步驟係在非氧化惰性氣氛中或非氧化惰性氣體的混合物中進行,詳言之其氧含量低於10 ppm。
- 如申請專利範圍第1或2項之方法,其中所述平滑步驟在所述分離步驟之後直接進行。
- 如申請專利範圍第1至3項中任一項之方法,其中所述分離步驟及所述平滑步驟係在同一設備中進行,詳言之在同一爐中進行。
- 如申請專利範圍第1或2項之方法,其中所述平滑步驟進行至少1小時,較佳者為進行1至3小時。
- 如申請專利範圍第1至5項中任一項之方法,其中所述分離步驟之進行係透過施加一熱處理以達到該弱化區從該施體底材其餘部分之分離。
- 如申請專利範圍第1至5項中任一項之方法,其中所述平滑步驟係在低於900℃之溫度下進行,詳言之在650至900℃之溫度範圍內進行。
- 如申請專利範圍第1至7項中任一項之方法,其中該施體底材係從矽、單晶矽、鍺或矽鍺中選定。
- 如申請專利範圍第1至8項中任一項之方法,其中該受體底材係從矽、單晶矽,或可承受高於700℃溫度之任何類型基底底材中選定。
- 如申請專利範圍第1至9項中任一項之方法,其中該移轉層的RMS表面粗糙度低於0,1奈米,詳言之在所述平滑步驟後,該移轉層整個表面的粗糙度低於0.3奈米。
- 一種利用如申請專利範圍第1至10項中任一項之方法所製作之半導體底材,其特徵在於,該半導體底材包含一移轉層,該移轉層的RMS表面粗糙度低於0,1奈米,詳言之該移轉層整個表面的粗糙度低於0.3奈米。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
??1750300 | 2017-01-13 | ||
FR1750300 | 2017-01-13 | ||
FR1750300A FR3061988B1 (fr) | 2017-01-13 | 2017-01-13 | Procede de lissage de surface d'un substrat semiconducteur sur isolant |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201826402A true TW201826402A (zh) | 2018-07-16 |
TWI683371B TWI683371B (zh) | 2020-01-21 |
Family
ID=59579667
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW106143704A TWI683371B (zh) | 2017-01-13 | 2017-12-13 | 用於平滑絕緣體上半導體底材表面之方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US11276605B2 (zh) |
EP (1) | EP3568872B1 (zh) |
JP (1) | JP7159518B2 (zh) |
FR (1) | FR3061988B1 (zh) |
TW (1) | TWI683371B (zh) |
WO (1) | WO2018130568A1 (zh) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR3093715B1 (fr) | 2019-03-15 | 2021-03-05 | Soitec Silicon On Insulator | Dispositif de maintien pour un ensemble à fracturer |
FR3108440A1 (fr) | 2020-03-23 | 2021-09-24 | Soitec | Procédé de préparation d’une couche mince |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4379943B2 (ja) * | 1999-04-07 | 2009-12-09 | 株式会社デンソー | 半導体基板の製造方法および半導体基板製造装置 |
FR2809867B1 (fr) * | 2000-05-30 | 2003-10-24 | Commissariat Energie Atomique | Substrat fragilise et procede de fabrication d'un tel substrat |
JP2002110949A (ja) * | 2000-09-28 | 2002-04-12 | Canon Inc | Soiの熱処理方法及び製造方法 |
WO2005024925A1 (ja) * | 2003-09-05 | 2005-03-17 | Sumco Corporation | Soiウェーハの作製方法 |
JP4686480B2 (ja) * | 2004-01-16 | 2011-05-25 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 高度な緩和及び低い積層欠陥密度を有する薄いSiGeオン・インシュレータ(SGOI)ウェハを形成する方法。 |
JP5350623B2 (ja) | 2006-12-28 | 2013-11-27 | グローバルウェーハズ・ジャパン株式会社 | シリコンウエハの熱処理方法 |
FR2912259B1 (fr) * | 2007-02-01 | 2009-06-05 | Soitec Silicon On Insulator | Procede de fabrication d'un substrat du type "silicium sur isolant". |
KR101545760B1 (ko) * | 2007-10-31 | 2015-08-21 | 코닝 인코포레이티드 | 개선된 기판 조성물 및 반도체-온-절연체 장치를 형성하기 위한 방법 |
US8163628B2 (en) * | 2007-11-01 | 2012-04-24 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor substrate |
JP4919123B2 (ja) * | 2010-03-08 | 2012-04-18 | Tdk株式会社 | 処理基板収納ポッド及び処理基板収納ポッドの蓋開閉システム |
US8859393B2 (en) * | 2010-06-30 | 2014-10-14 | Sunedison Semiconductor Limited | Methods for in-situ passivation of silicon-on-insulator wafers |
JP5780234B2 (ja) * | 2012-12-14 | 2015-09-16 | 信越半導体株式会社 | Soiウェーハの製造方法 |
US9202711B2 (en) * | 2013-03-14 | 2015-12-01 | Sunedison Semiconductor Limited (Uen201334164H) | Semiconductor-on-insulator wafer manufacturing method for reducing light point defects and surface roughness |
FR3020175B1 (fr) * | 2014-04-16 | 2016-05-13 | Soitec Silicon On Insulator | Procede de transfert d'une couche utile |
US20180005872A1 (en) * | 2014-12-31 | 2018-01-04 | Shawn George Thomas | Preparation of silicon-germanium-on-insulator structures |
FR3032555B1 (fr) * | 2015-02-10 | 2018-01-19 | Soitec | Procede de report d'une couche utile |
US9831115B2 (en) * | 2016-02-19 | 2017-11-28 | Sunedison Semiconductor Limited (Uen201334164H) | Process flow for manufacturing semiconductor on insulator structures in parallel |
-
2017
- 2017-01-13 FR FR1750300A patent/FR3061988B1/fr active Active
- 2017-12-13 TW TW106143704A patent/TWI683371B/zh active
-
2018
- 2018-01-10 EP EP18700158.1A patent/EP3568872B1/en active Active
- 2018-01-10 WO PCT/EP2018/050558 patent/WO2018130568A1/en unknown
- 2018-01-10 US US16/473,475 patent/US11276605B2/en active Active
- 2018-01-10 JP JP2019529245A patent/JP7159518B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP7159518B2 (ja) | 2022-10-25 |
FR3061988B1 (fr) | 2019-11-01 |
EP3568872A1 (en) | 2019-11-20 |
US11276605B2 (en) | 2022-03-15 |
JP2020504439A (ja) | 2020-02-06 |
WO2018130568A1 (en) | 2018-07-19 |
FR3061988A1 (fr) | 2018-07-20 |
US20190348319A1 (en) | 2019-11-14 |
TWI683371B (zh) | 2020-01-21 |
EP3568872B1 (en) | 2022-03-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5064692B2 (ja) | Soi基板の製造方法 | |
JP4674844B2 (ja) | 層転位を介して絶縁体上に緩和したシリコンゲルマニウムを作製する方法 | |
US7279700B2 (en) | Semiconductor substrate and process for producing it | |
KR100890792B1 (ko) | 결합 계면 안정화를 위한 열처리 | |
US7833877B2 (en) | Method for producing a semiconductor substrate | |
JP2012084897A (ja) | 共注入後に中温で薄膜を分離する方法 | |
CN105431936A (zh) | 用于减小光点缺陷和表面粗糙度的绝缘体上半导体晶片的制造方法 | |
JPH1197379A (ja) | 半導体基板及び半導体基板の製造方法 | |
US20140235032A1 (en) | Method for producing transparent soi wafer | |
JP2006210898A (ja) | Soiウエーハの製造方法及びsoiウェーハ | |
JP2006210899A (ja) | Soiウエーハの製造方法及びsoiウェーハ | |
JP2019521510A (ja) | 歪みセミコンダクタ・オン・インシュレータ(strained semiconductor−on−insulator)基板の製造方法 | |
JP2006505928A5 (zh) | ||
US20110165758A1 (en) | Method for making a structure comprising a step for implanting ions in order to stabilize the adhesive bonding interface | |
JP6288323B2 (ja) | 熱酸化異種複合基板の製造方法 | |
TWI683371B (zh) | 用於平滑絕緣體上半導體底材表面之方法 | |
JP5411438B2 (ja) | Soi基板の製造方法 | |
JP5019852B2 (ja) | 歪シリコン基板の製造方法 | |
JP2012519372A (ja) | ドナー基板の引張り応力状態を低減させることを目的としたヘテロ構造を製造する方法 | |
JP2016508291A (ja) | 多層半導体デバイス作製時の低温層転写方法 | |
JP5053252B2 (ja) | 半導体材料の少なくとも1つの厚い層を含むヘテロ構造の製造方法 | |
TW202347608A (zh) | 用於製作雙重絕緣體上半導體結構之方法 | |
JP5738145B2 (ja) | Soiウェーハの製造方法 | |
KR20090043109A (ko) | 이온 주입에 의한 ion-cut기술 및 웨이퍼 접합기술을 이용한 실리콘 웨이퍼 상의 단결정 GaAs박막제조 방법 |