WO2004112124A2 - Procede perfectionne de recuit de stabilisation - Google Patents

Procede perfectionne de recuit de stabilisation Download PDF

Info

Publication number
WO2004112124A2
WO2004112124A2 PCT/FR2004/001449 FR2004001449W WO2004112124A2 WO 2004112124 A2 WO2004112124 A2 WO 2004112124A2 FR 2004001449 W FR2004001449 W FR 2004001449W WO 2004112124 A2 WO2004112124 A2 WO 2004112124A2
Authority
WO
WIPO (PCT)
Prior art keywords
temperature
rise
wafer
level
treatment
Prior art date
Application number
PCT/FR2004/001449
Other languages
English (en)
Other versions
WO2004112124A3 (fr
Inventor
Walter Schwarzenbach
Jean-Marc Waechter
Original Assignee
S.O.I.Tec Silicon On Insulator Technologies
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by S.O.I.Tec Silicon On Insulator Technologies filed Critical S.O.I.Tec Silicon On Insulator Technologies
Priority to EP04767314A priority Critical patent/EP1639633A2/fr
Priority to JP2006516283A priority patent/JP4949021B2/ja
Publication of WO2004112124A2 publication Critical patent/WO2004112124A2/fr
Publication of WO2004112124A3 publication Critical patent/WO2004112124A3/fr

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques

Definitions

  • the present invention relates generally to the processing of wafers of materials intended for use in microelectronic, optical and optoelectronic applications.
  • the invention thus relates to the wafers of materials chosen from semiconductor materials.
  • the invention relates to a high temperature heat treatment (or annealing) process for a wafer made from one or more material (s) chosen from semiconductor materials and placed on a support, the process including a slow rise in temperature to a temperature at the end of treatment.
  • a particularly advantageous application of the invention relates to a heat treatment for stabilizing a bonding interface.
  • high temperature annealing is understood to mean annealing, at least certain phases of which take place at temperatures above a value of the order of 800 ° C.
  • the high temperature anneals concerned by the invention thus typically involve temperatures of the order of 800 to 1200 ° C. These temperatures can in particular be temperatures at the end of treatment.
  • slow rise in temperature is understood to mean a change in temperature in which the phase or phases of temperature progression takes place (or take place) according to a slope of at least 10 ° C./min.
  • the wafers concerned by the invention can be monolayer wafers, or multilayer wafers (for example of the SOI type - for Silicon On Insulator; Silicium Sur Isolant in French).
  • the different layers of the wafer can be combined together by bonding.
  • bonding is understood to mean the intimate contact of two surfaces, in order to establish between these two surfaces bonds of the hydrogen bond type or of Van der Waals.
  • Such bonding can also be designated by the term “bonding by molecular adhesion”.
  • This type of bonding is commonly used in the field of the invention, to secure two slices of material.
  • This type of process involves a layer transfer, with detachment at the level of a weakening zone which has been generated by implantation in the thickness of a donor substrate.
  • the layer to be detached Prior to detachment, the layer to be detached is bonded to a support.
  • Preliminary phase corresponding to an oxidation step on the surface of the wafer.
  • the purpose of this phase is to create an oxide layer, which will be eliminated later.
  • the temperature is around 950 ° C.
  • the temperature rise is carried out according to a straight ramp, corresponding to a linear temperature progression.
  • This slope is typically 5 ° C / minute. This corresponds to a slow rise in temperature within the meaning of this text.
  • a problem linked to the second phase (and more generally, to the stabilization annealing of a multilayer wafer or even of a single wafer) is that such a rise in temperature generates type defects
  • slip lines are likely to appear over the entire surface of the wafer, in particular at the periphery of the wafer and of the elements supporting the wafer in the annealing furnace.
  • FIG. 1 thus illustrates two different views of slip lines 10 observed with an electron microscope (SEM) on an SOI.
  • SEM electron microscope
  • FIG. 2 thus illustrates another type of observation of an SOI comprising slip lines following a stabilization annealing. This observation is made using KLA Tencor SPI type equipment (registered trademark). In this figure, the slip lines are surrounded. It can be seen that they are distributed close to the periphery of the wafer.
  • Figure 3 is another representation of an observation of the type of that of Figure 2, made on a bare silicon wafer having undergone a high temperature stabilization annealing of the same type as that undergone by SOI.
  • This figure also illustrates slip lines (here again surrounded) at the edge of the edge.
  • the object of the invention is to allow this drawback to be overcome at least to a certain extent.
  • the invention proposes a method of heat treatment of a. wafer made from one or more material (s) chosen from semiconductor materials and placed on a support, the process comprising a slow rise in temperature to a end of treatment temperature, characterized in that said rise in temperature is carried out with at least one level to decrease the temperature gradients on the wafer and between the wafer and its support, in order to minimize the appearance of sliding lines in the slice.
  • material chosen from semiconductor materials and placed on a support
  • the wafer is a multilayer wafer comprising at least two layers joined together via a bonding interface, and said heat treatment is a stabilization annealing of said bonding interface,
  • the two stages are carried out at respective temperatures of approximately 1050 ° C. and 1075 ° C.,
  • the duration of the plateau, or the cumulative duration of the plateau is defined so as to homogenize and minimize the temperature gradients on the wafer and between the wafer and its support
  • the rise in temperature includes:> An initial rise, linear, with a constant slope of the order of
  • FIG. 4 is a graph illustrating a rise in temperature of a process according to the invention.
  • FIGS. 5 and 6 are graphs illustrating the decrease in slip lines in the implementation of the invention, respectively on a silicon wafer and on an SOI,
  • Figures 7 and 8 illustrate the slip lines generated by a heat treatment with a uniform slope, carried out in a longer time than in the prior art.
  • This figure represents on the ordinate the evolution of the temperature (in 0 C), as a function of time (which is indicated in hours / minutes).
  • a plateau was made at a temperature of the order of 950 ° C. This may correspond to a prior oxidation phase, as mentioned previously.
  • the invention can in fact be implemented on a multilayer wafer, for a stabilization annealing of a bonding interface, and this following a first heat treatment phase at a temperature of the order of 950 ° C., in view of oxidizing the slice.
  • this rise thus comprises, after the plateau at 950 ° C. which corresponds to an initial oxidation phase:
  • the Applicant has determined that the fact of implementing “soft” transitions, with a continuous temperature change, makes it possible to further improve the performances obtained.
  • the third rise is not linear, but sees its slope gradually decreasing to approach in an "asymptotic” way the temperature of end of treatment.
  • “asymptotic” approach is meant in this text an approach which (unlike a “true” asymptote) allows actually reach the final value (end of treatment temperature), but with a continuously decreasing slope.
  • the two levels each have a duration which can be of the order of around ten minutes. It is specified that by "level” is meant a step during which the temperature is maintained at a substantially constant value, for a determined time.
  • the duration of the steps (of which the indicative value of ten minutes mentioned above is not limiting) must correspond to a sufficient waiting time for the temperature gradients on the wafer (and between the wafer and its support in the annealing device) can homogenize, and beyond cancel each other as far as possible.
  • the duration of the level can therefore vary depending on the value of the temperature ramps, and the temperature difference between the levels: the closer the levels are to the temperature, the shorter they can be.
  • the stages are (is) thus preferably located (s) in the upper part of the temperature range traversed in the rise in temperature. In the case of a rise from 950 ° C. to 1100 ° C., the steps will thus preferably be carried out above 1050 ° C.
  • the fact of introducing at least one level in the rise in temperature of the stabilization heat treatment makes it possible to reduce the thermal and / or mechanical stresses undergone by the wafer undergoing the treatment.
  • the slip lines are indeed due:
  • thermal constraints By this is meant the fact that different parts of the wafer, although heated overall together in the same oven, may not all be at the same temperature at a given time, and / or to mechanical stresses. These are the constraints resulting from physical contact between the wafer and the mechanical elements which support it in the oven.
  • This mechanical element is commonly a nacelle (typically made of SiC) which supports the wafer.
  • the invention therefore proposes a solution allowing, as we will see, to significantly reduce the number of slip lines, while remaining compatible with the requirements of industrial efficiency.
  • FIG. 5 presents the results obtained in terms of length and number of slip lines, for different temperature rise conditions between 950 and 1100 ° C. This figure thus presents:
  • FIG. 6 likewise illustrates the results obtained in terms of length of slip lines on identical SOI wafers, having undergone a stabilization heat treatment carried out:
  • the invention makes it possible to very significantly reduce the number of slip lines generated by a stabilization heat treatment (reduction from 207 to 69 slip lines for SOI identical elsewhere).
  • the invention thus generally applies to any high temperature annealing including a slow rise in temperature to a temperature at the end of treatment. And it is specified that preferably, the phase or phases of temperature progression of the slow rise takes place (or take place) according to a slope of 5 ° C / min maximum
  • the invention involves a slow rise in temperature comprising at least one level, that is to say that on either side of said one or more level (s) the rates of temperature rise are slow
  • the solution proposed by the invention which consists in introducing at least one plateau in the rise in temperature, clearly offers the best results in terms of reduction in the number and length of the slip lines, compared to a linear ramp without temperature rise plateau, for the same values of start and end of rise. And this is achieved with an overall duration of temperature rise which is only very slightly increased.
  • the Applicant has carried out tests by subjecting identical wafers to a linear rise in temperature along a constant slope, taking for this rise in temperature the same overall time as for the rise in temperature in FIG. 4. in fact that, compared with a stabilization annealing of the state of the art, the implementation of the invention involves slightly lengthening the time of the stabilization heat treatment.
  • slip lines typically correspond to the ends of the fingers of the mechanical element forming a support and supporting the wafer in the heat treatment oven.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Laminated Bodies (AREA)

Abstract

L'invention concerne un procédé de traitement thermique de stabilisation d'une tranche multicouche élaborée à partir de matériaux choisis parmi les matériaux semiconducteurs et comprenant deux tranches solidaires par l'intermédiaire d'une interface de collage, le procédé comprenant une montée en température jusqu'à une température de fin de traitement, caractérisé en ce que ladite montée en température est effectuée avec au moins un palier.

Description

PROCEDE PERFECTIONNE DE RECUIT DE STABILISATION
La présente invention concerne de manière générale le traitement de tranches de matériaux destinées à être utilisées dans des applications de micro électronique, optique, optoélectronique.
Les exemples particuliers qui vont être décrits dans ce texte concernent une tranche de type SOI (Silicon On Insulator pour silicium sur isolant selon la terminologie anglo-saxonne répandue), et un tranche de silicium massif (silicium « bulk », selon la terminologie anglo-saxonne répandue).
Et de manière générale, l'invention concerne ainsi les tranches de matériaux choisis parmi les matériaux semiconducteurs.
Plus précisément, l'invention concerne un procédé de traitement thermique (ou recuit) haute température d'une tranche élaborée à partir d'un ou plusieurs matériau(x) choisi(s) parmi les matériaux semiconducteurs et disposée sur un support, le procédé comprenant une montée lente en température jusqu'à une température de fin de traitement.
Et comme on le verra, une application particulièrement avantageuse de l'invention concerne un traitement thermique de stabilisation d'une interface de collage.
On précise que dans ce texte on entend par recuit « haute température » un recuit dont certaines phases au moins se déroulent à des températures supérieures à une valeur de l'ordre de 8000C.
Les recuits haute température concernés par l'invention impliquent ainsi typiquement des températures de l'ordre de 800 à 12000C. Ces températures peuvent en particulier être des températures de fin de traitement.
On précise également que l'invention s'applique de manière générale à de tels recuits haute température comprenant une montée lente en température jusqu'à une température de fin de traitement. Et on entend dans ce texte par montée « lente » en température une évolution de température dans laquelle la ou les phase(s) de progression de température se fait (ou se font) selon une pente de 10°C/min au minimum. Ainsi, les traitements thermiques du type RTA (pour Rapid Thermal
Annealing - Recuit Thermique Rapide en français), qui mettent en œuvre des montées en température extrêmement rapides, ne sont pas concernés par l'invention.
Par ailleurs, les tranches concernées par l'invention peuvent être des tranches monocouches, ou des tranches multicouches (par exemple de type SOI - pour Silicon On Insulator ; Silicium Sur Isolant en français).
Dans le cas des tranches multicouches, les différentes couches de la tranche peuvent être associées ensemble par collage.
On précise qu'on entend par « collage » la mise en contact intime de deux surfaces, pour établir entre ces deux surfaces des liaisons du type liaison hydrogène ou de Van der Waals.
Un tel collage peut aussi être désigné par le terme de « collage par adhésion moléculaire ».
Ce type de collage est couramment mis en œuvre dans le domaine de l'invention, pour solidariser deux tranches de matériau.
Les procédés de type SMARTCUT® par exemple mettent en œuvre un tel collage.
Ce type de procédé fait intervenir un transfert de couche, avec détachement au niveau d'une zone de fragilisation qui a été générée par implantation dans l'épaisseur d'un substrat donneur.
Préalablement à son détachement, la couche à détacher est collée sur un support.
On trouvera une description générale des étapes de ce type de procédé dans l'ouvrage « Silicon-On-Insulator technology : Materials to VLSI, 2πd édition » de Jean-Pierre Colinge (Kluwer Académie Publishers) - en particulier p.50-51. Les procédés de type SMARTCUT® trouvent ainsi une application avantageuse dans la fabrication de SOI.
On précise que d'autres types de procédés peuvent également mettre en œuvre un collage entre deux tranches. En général, la mise en contact intime évoquée ci-dessus ne suffit cependant pas à réaliser un collage solide et permanent : il est nécessaire de faire subir à la tranche multicouche un traitement thermique complémentaire pour stabiliser l'interface de collage entre les deux tranches que comporte ladite tranche. Un tel traitement thermique amène typiquement une tranche multicouche telle qu'un SOI à une température finale de l'ordre de 11000C.
Il s'agit ainsi d'un exemple d'un recuit « haute température » au sens du présent texte. Un tel exemple correspond à une application préférée de l'invention. Toutefois cet exemple n'est pas limitatif. Plus précisément, dans le cas de la fabrication de SOI (qui constitue une application préférée de l'invention), Ie traitement thermique se fait en général en deux phases :
• Phase préalable correspondant à une étape d'oxydation de la surface de la tranche. Cette phase a pour but de créer une couche d'oxyde, qui sera éliminée par la suite. Lors de cette première phase, la température est de l'ordre de 9500C,
• Phase de stabilisation de l'interface de collage. Lors de cette phase, on effectue une montée en température pour aboutir à une température de l'ordre de 11000C. Le document FR 2 777 115 illustre un tel traitement connu.
Lors de la phase de stabilisation, la montée en température est effectuée selon une rampe droite, correspondant à une progression linéaire de température.
La valeur de cette pente est typiquement de 5°C/minute. Ceci correspond à une montée lente en température au sens du présent texte. Un problème lié à la deuxième phase (et de manière plus générale, au recuit de stabilisation d'une tranche multicouche ou même d'une simple tranche) est qu'une telle montée en température génère des défauts de type
« slip lines » (ce terme de « slip lines » étant dans le présent texte considéré comme l'équivalent de « lignes de glissement » en français).
Ces slip lines sont susceptibles d'apparaître sur toute la surface de la tranche, notamment au niveau de la périphérie de la tranche et des éléments supportant la tranche dans le four de recuit.
La figure 1 illustre ainsi deux vues différentes de slip lines 10 observées au microscope électronique (SEM) sur un SOI.
Ces défauts sont en particulier visibles à partir du bord du SOI.
La figure 2 illustre ainsi un autre type d'observation d'un SOI comportant des slip lines suite à un recuit de stabilisation. Cette observation est faite par un équipement de type KLA Tencor SPI (marque déposée). Sur cette figure, les slip lines sont entourées. On constate qu'elles se répartissent à la proximité de la périphérie de la tranche.
La figure 3 est une autre représentation d'une observation du type de celle de la figure 2, faite sur une tranche de silicium nue ayant subi une recuit haute température de stabilisation du même type que celui subi par les SOI.
Cette figure illustre également des slip lines (entourées ici encore) en périphérie de tranche.
De telles slip lines constituent évidemment un inconvénient.
Un tel inconvénient est, comme décrit ci-dessus, observé en particulier à l'issue d'un recuit de stabilisation d'une interface de collage.
Le but de l'invention est de permettre de s'affranchir au moins dans une certaine mesure de cet inconvénient.
Afin d'atteindre ce but l'invention propose un procédé de traitement thermique d'une. tranche élaborée à partir d'un ou plusieurs matériau(x) choisi(s) parmi les matériaux semiconducteurs et disposée sur un support, le procédé comprenant une montée lente en température jusqu'à une température de fin de traitement, caractérisé en ce que ladite montée en température est effectuée avec au moins un palier pour diminuer les gradients de température sur la tranche et entre la tranche et son support, en vue de minimiser l'apparition de lignes de glissement dans la tranche.. Des aspects préférés mais non limitatifs du procédé selon l'invention sont les suivants :
• les transitions entre les montées en température et le(s) palier(s) sont à effectuer de manière progressive, avec une évolution de température continue, • le(s) palier(s) est (sont) situé(s) dans la partie haute de l'intervalle de température parcouru dans la montée en température,
• la tranche est une tranche multicouche comprenant au moins deux couches solidaires par l'intermédiaire d'une interface de collage, et ledit traitement thermique est un recuit de stabilisation de ladite interface de collage,
• ladite montée en température succède à une phase d'oxydation menée à environ 9500C,
• ladite température de fin de traitement est de l'ordre de 11000C1
• la tranche est un SOI, • la montée en température comporte deux paliers,
• les deux paliers sont effectués à des températures respectives d'environ 10500C et 1075°C,
• la durée du palier, ou la durée cumulée des paliers, est définie de manière à homogénéiser et minimiser les gradients de température sur la tranche et entre la tranche et son support,
• chaque palier dure environ 10 minutes,
• la progression entre le dernier palier et la température de fin de traitement se fait de manière asymptotique,
• la montée en température comporte : > Une montée initiale, linéaire, avec une pente constante de l'ordre de
2 à 5°C/minute, > Un premier palier,
> Une deuxième montée, sensiblement linéaire, avec une pente de l'ordre de 2 à 5°C/minute,
> Un deuxième palier, > Une troisième montée, asymptotique jusqu'à la température de fin de traitement.
D'autres aspects, buts et avantages de l'invention apparaîtront mieux à la lecture de la description suivante de l'invention, faite en référence aux dessins annexés sur lesquels, outre les figures 1 à 3 qui ont déjà été commentées ci-dessus :
• la figure 4 est graphe illustrant une montée en température d'un procédé selon l'invention,
• les figures 5 et 6 sont des graphes illustrant la diminution de slip lines dans la mise en œuvre de l'invention, respectivement sur une tranche de silicium et sur un SOI,
• les figures 7 et 8 illustrent les slip lines générées par un traitement thermique à pente uniforme, effectué dans un temps plus long que dans l'état de la technique.
En préalable à cette description, on précise qu'elle concerne de manière générale un procédé de traitement thermique appliqué à une tranche élaboré à partir d'un ou plusieurs matériau(x) choisi(s) les matériaux semiconducteurs et disposés sur un support pour subir le traitement thermique.
En référence à la figure 4, on a illustré une montée en température correspondant à un mode préféré de réalisation de l'invention.
Cette figure représente en ordonnée l'évolution de la température (en 0C), en fonction du temps (qui est indiqué en heures/minutes).
On remarquera sur cette figure que préalablement à la montée en température, un palier a été effectué à une température de l'ordre de 9500C. Ceci peut correspondre à une phase préalable d'oxydation, telle que mentionnée précédemment. L'invention peut en effet être mise en œuvre sur une tranche multicouche, pour un recuit de stabilisation d'une interface de collage, et ce suite à une première phase de traitement thermique à une température de l'ordre de 9500C, en vue d'oxyder la tranche. Revenant à la montée en température illustrée sur la figure 4, cette montée comporte ainsi, après le palier à 9500C qui correspond à une phase initiale d'oxydation :
• une montée initiale, linéaire, avec une pente constante de l'ordre de 3°C par minute. On précise que de manière générale cette pente peut être de l'ordre de 2 à 5°C par minute,
• un premier palier,
• une deuxième montée, sensiblement linéaire, avec une pente constante sensiblement équivalente à la pente de la montée initiale,
• un deuxième palier, • une troisième montée qui permet d'arriver jusqu'à la température de fin de traitement de 1100°C.
On précise que si la montée initiale et la deuxième montées sont décrites comme étant « linéaire » ou « sensiblement linéaire », on réalisera de préférence une transition progressive entre ces montées et les paliers qui les entourent.
Dans le recuit effectué selon l'état de la technique au contraire, de telles transitions sont habituellement réalisées, avec une rupture de pente très nette dans la progression de température.
La demanderesse a déterminé que le fait de mettre en œuvre des transitions « douces », avec une évolution de température continue, permet d'améliorer encore les performances obtenues.
On remarquera que la troisième montée n'est pas linéaire, mais voit sa pente décroître progressivement pour approcher de manière « asymptotique » la température de fin de traitement. Par approche « asymptotique » on entend dans ce texte une approche qui (contrairement à une « vraie » asymptote) permet effectivement d'atteindre la valeur finale (température de fin de traitement), mais avec une pente décroissant continûment.
Les deux paliers ont chacun une durée qui peut être de l'ordre delà dizaine de minutes. On précise que par « palier », on entend une étape lors de laquelle on maintient la température à une valeur sensiblement constante, pendant un temps déterminé.
La durée des paliers (dont la valeur indicative d'une dizaine de minutes mentionnée ci-dessus n'est pas limitative) doit correspondre à un temps d'attente suffisant pour que les gradients de température sur la tranche (et entre la tranche et son support dans le dispositif de recuit) puissent s'homogénéiser, et au-delà s'annuler dans la mesure du possible.
La durée du palier peut donc varier suivant la valeur des rampes de montée en température, et l'écart de température entre les paliers : plus les paliers sont rapprochés en température, plus ils pourront être courts.
Il est ainsi possible d'augmenter le nombre de paliers pour une même montée en température, en diminuant la durée de chaque palier.
Et à l'inverse, il est possible de mettre en œuvre l'invention en effectuant un unique palier. Revenant à l'exemple particulier de la montée en température illustrée sur la figure 4, deux paliers sont donc effectués, à des températures respectives d'environ 10500C et 10750C.
Il est également possible de les mettre en œuvre à des températures différentes, par exemple à respectivement 10000C et 10500C - mais comme on va le voir ci-après les résultats obtenus ne sont pas aussi bons.
Les paliers (ou le palier si la montée en température n'en comporte qu'un) sont (est) ainsi de préférence situé(s) dans la partie haute de l'intervalle de température parcouru dans la montée en température. Dans le cas d'une montée de 9500C à 11000C, les paliers seront ainsi de préférence effectués au-dessus de 10500C. Le fait d'introduire au moins un palier dans la montée en température du traitement thermique de stabilisation permet de diminuer les contraintes thermiques et/ou mécaniques subies par la tranche subissant le traitement. Les slip lines sont en effet dues :
• à des contraintes thermiques. On entend par là le fait que différentes parties de la tranche, bien que chauffées globalement ensemble dans un même four, peuvent ne pas toutes être à la même température à un instant donné, • et/ou à des contraintes mécaniques. Il s'agit ici des contraintes résultant des contacts physiques entre la tranche et les éléments mécaniques qui la supportent dans le four. Cet élément mécanique est couramment une nacelle (typiquement en SiC) qui soutient la tranche.
Pour autoriser la relaxation de ces contraintes et éviter la formation de slip lines, on pourrait certes imaginer de réaliser la montée en température amenant la tranche de 9500C à 11000C avec une pente unique faible (très sensiblement inférieure à la valeur classique de 5°C par minute).
Mais une telle solution n'est pas envisageable d'un point de vue industriel, car elle ralentirait excessivement le déroulement du procédé de stabilisation.
En outre, une telle montée en température linéaire continue demeurerait en tout état de cause susceptible de générer des lignes de glissement, suite aux différences de température créées sur la tranche.
L'invention propose donc une solution permettant comme on va le voir de diminuer sensiblement le nombre de slip lines, tout en demeurant compatible avec les exigences de rendement industriel.
La figure 5 présente les résultats obtenus en termes de longueur et de nombre de slip lines, pour différentes conditions de montée en température entre 950 et 11000C. Cette figure présente ainsi :
• en abscisse, quatre conditions de montée en température : > montée « standard », menée selon l'état de la technique avec une unique pente linéaire de 5°C par minute,
> montée « progressive » consistant en une montée initiale linéaire comme dans l'état de la technique, suivie d'une évolution asymptotique pour approcher la température de 11000C,
> montée « progressive avec paliers », les deux paliers étant effectués à 10000C et à 10500C,
> montée « progressive avec paliers » illustrée sur la figure 4,
• en ordonnée, la longueur moyenne des slip lines (échelle de gauche), ainsi que le nombre de slip lines constaté (échelle de droite).
Cette figure illustre la diminution sensible tant en nombre de slip lines qu'en longueur moyenne de ces slip unes, avec une montée « progressive avec paliers ».
On précise que les différentes montées en température de la figure 5 ont été réalisées sur des tranches identiques en silicium massif, et que les slip lines ont été mesurées dans les mêmes conditions avec un unique équipement de type KLA Tencor SP DLS, mesure en mode Normal, Low
Throughput, seuils 014/014 sur tranche massive.
On remarquera en outre que la montée illustrée sur la figure 4 produit des résultats particulièrement intéressant : diminution du nombre de slip lines de 28 à 10, et diminution de la longueur moyenne de 170 à 60 mm.
Ces résultats montrent ainsi que la mise en œuvre de la montée en température de la figure 4 permet de diminuer d'un facteur de l'ordre de 2,5 à 3 les slip lines générées par le traitement thermique de stabilisation.
La figure 6 illustre de la même manière des résultats obtenus en terme de longueur de slip lines sur des tranches SOI identiques, ayant subi un traitement thermique de stabilisation réalisé :
• soit selon une montée en température conforme à la représentation de la figure 4 (partie gauche du graphe), • soit selon une montée en température « standard », avec une unique pente linéaire de l'ordre de 5°C par minute (partie droite du graphe).
Il apparaît ici encore que l'invention permet de diminuer très sensiblement le nombre des slip lines générées par un traitement thermique de stabilisation (réduction de 207 à 69 slip lines pour des SOI identiques par ailleurs).
On précise qu'il est possible de mettre en œuvre l'invention selon un mode particulièrement simple, dans lequel la montée en température ne comporte qu'un seul palier. On rappelle également que les valeurs de température particulières données ci-dessus pour illustrer un mode de mise en œuvre de l'invention ne sont pas limitatives.
L'invention s'applique ainsi de manière générale à tout recuit haute température comprenant une montée lente en température jusqu'à une température de fin de traitement. Et on précise que de manière préférentielle, la ou les phase(s) de progression de température de la montée lente se fait (ou se font) selon une pente de 5°C/min au maximum
(ce type de pente produisant comme exposé dans ce texte des résultats très avantageux). Et l'invention implique une montée lente en température comprenant au moins un palier, c'est-à-dire que de part et d'autre dudit ou desdits palier(s) les vitesses de montée en température sont lentes
(10°C/min au maximum, et de manière particulièrement préférée 5°C/min).
On précise en outre que la solution proposée par l'invention, qui consiste à introduire au moins un palier dans la montée en température, offre manifestement les meilleurs résultats en terme de diminution du nombre et de la longueur des slip lines, par rapport à une rampe linéaire sans palier de montée en température, pour des mêmes valeurs de début et de fin de montée. Et ceci est réalisé avec une durée globale de montée en température qui n'est que très légèrement augmentée. A cet égard, la Demanderesse a effectué des essais en soumettant des tranches identiques à une montée en température linéaire selon une pente constante, en prenant pour cette montée en température le même temps global que pour la montée en température de la figure 4. On remarquera en effet que, par rapport à un recuit de stabilisation de l'état de la technique, la mise en œuvre de l'invention implique de rallonger légèrement le temps du traitement thermique de stabilisation.
On précise toutefois qu'il est possible de diminuer la durée du palier final haute température réalisé à la température de fin de traitement, car l'introduction de paliers ayant rallongé le temps global de montée en température, la tranche a durant cette montée été exposée à un budget thermique supérieur au budget qu'elle aurait reçu lors d'une montée linéaire classique.
Ces essais ont montré que la diminution du nombre et de la longueur des slip lines n'était pas plus importante dans le cas d'une montée en température à pente constante, effectuée dans le même temps global.
Par contre, une telle montée en température à pente constante produit davantage de slip lines situées à l'intérieur des tranches que le procédé selon l'invention. Ceci est illustré sur les figures 7 et 8.
Ces slip lines correspondent typiquement aux extrémités des doigts de l'élément mécanique formant support et soutenant la tranche dans le four de traitement thermique.
De tels défauts sont situés à l'intérieur de la face active de la tranche et sont considérés comme totalement déclassants pour l'utilisation de la tranche en microélectronique ; il s'avère donc que la solution consistant à introduire au moins un palier de température (pour le même temps global de montée en température) est largement préférable.

Claims

REVENDICATIONS
1. Procédé de traitement thermique d'une tranche élaborée à partir d'un ou plusieurs matériau(x) choisi(s) parmi les matériaux semiconducteurs et disposée sur un support, le procédé comprenant une montée lente en température jusqu'à une température de fin de traitement, caractérisé en ce que ladite montée en température est effectuée avec au moins un palier pour diminuer les gradients de température sur la tranche et entre la tranche et son support, en vue de minimiser l'apparition de lignes de glissement dans la tranche.
2. Procédé selon l'une des revendications précédentes, caractérisé en ce que les transitions entre les montées en température et le(s) palier(s) sont effectuées de manière progressive, avec une évolution de température continue.
3. Procédé selon l'une des revendications précédentes, caractérisé en ce que le(s) palier(s) est (sont) situé(s) dans la partie haute de l'intervalle de température parcouru dans la montée en température.
4. Procédé selon l'une des revendications précédentes, caractérisé en ce que la tranche est une tranche multicouche comprenant au moins deux couches solidaires par l'intermédiaire d'une interface de collage, et ledit traitement thermique est un recuit de stabilisation de ladite interface de collage.
5. Procédé selon la revendication précédente caractérisé en ce que ladite montée en température succède à une phase d'oxydation menée à environ 9500C.
6. Procédé selon l'une des revendications précédentes, caractérisé en ce que ladite température de fin de traitement est de l'ordre de 11000C.
7. Procédé selon l'une des revendications précédentes, caractérisé en ce que la tranche est un SOI.
8. Procédé selon l'une des revendications précédentes, caractérisé en ce que la montée en température comporte deux paliers.
9. Procédé selon la revendication précédente caractérisé en ce que les deux paliers sont effectués à des températures respectives d'environ 1050°C et 10750C.
10. Procédé selon l'une des revendications précédentes, caractérisé en ce que la durée du palier, ou la durée cumulée des paliers, est définie de manière à homogénéiser et minimiser les gradients de température sur la tranche et entre la tranche et son support..
11. Procédé selon la revendication précédente caractérisé en ce que chaque palier dure environ 10 minutes.
12. Procédé selon l'une des revendications précédentes, caractérisé en ce que la progression entre le dernier palier et la température de fin de traitement se fait de manière asymptotique.
13. Procédé selon l'une des revendications précédentes, caractérisé en ce que la montée en température comporte :
• Une montée initiale, linéaire, avec une pente constante de l'ordre de 2 à 5°C/minute, • Un premier palier,
• Une deuxième montée, sensiblement linéaire, avec une pente de l'ordre de 2 à 5°C/minute,
• Un deuxième palier,
• Une troisième montée, asymptotique jusqu'à la température de fin de traitement.
PCT/FR2004/001449 2003-06-10 2004-06-10 Procede perfectionne de recuit de stabilisation WO2004112124A2 (fr)

Priority Applications (2)

Application Number Priority Date Filing Date Title
EP04767314A EP1639633A2 (fr) 2003-06-10 2004-06-10 Procede perfectionne de recuit de stabilisation
JP2006516283A JP4949021B2 (ja) 2003-06-10 2004-06-10 改良された安定化アニール方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR03/06920 2003-06-10
FR0306920A FR2856194B1 (fr) 2003-06-10 2003-06-10 Procede perfectionne de recuit de stabilisation

Publications (2)

Publication Number Publication Date
WO2004112124A2 true WO2004112124A2 (fr) 2004-12-23
WO2004112124A3 WO2004112124A3 (fr) 2005-05-12

Family

ID=33484295

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/FR2004/001449 WO2004112124A2 (fr) 2003-06-10 2004-06-10 Procede perfectionne de recuit de stabilisation

Country Status (4)

Country Link
EP (1) EP1639633A2 (fr)
JP (1) JP4949021B2 (fr)
FR (1) FR2856194B1 (fr)
WO (1) WO2004112124A2 (fr)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0328817A2 (fr) * 1988-02-18 1989-08-23 Nortel Networks Corporation Procédé et appareil pour la fabrication de substrats du type SOI
EP0506416A2 (fr) * 1991-03-27 1992-09-30 Mitsubishi Denki Kabushiki Kaisha Procédé de fabrication d'un substrat du type SOI comportant une couche monocristalline en silicium sur une couche isolante
US5788763A (en) * 1995-03-09 1998-08-04 Toshiba Ceramics Co., Ltd. Manufacturing method of a silicon wafer having a controlled BMD concentration
FR2777115A1 (fr) * 1998-04-07 1999-10-08 Commissariat Energie Atomique Procede de traitement de substrats semi-conducteurs et structures obtenues par ce procede
JP2003022975A (ja) * 2001-07-09 2003-01-24 Sumitomo Electric Ind Ltd エピタキシャルウエハとその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4437922A (en) * 1982-03-26 1984-03-20 International Business Machines Corporation Method for tailoring oxygen precipitate particle density and distribution silicon wafers
JPH03166733A (ja) * 1989-11-27 1991-07-18 Olympus Optical Co Ltd 半導体装置の製造方法
JPH0845946A (ja) * 1994-08-01 1996-02-16 Hitachi Ltd シリコン半導体単結晶基板の熱処理方法及び熱処理装置、半導体装置
JP3956271B2 (ja) * 2000-10-26 2007-08-08 株式会社Ｓｕｍｃｏ シリコンウェーハの製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0328817A2 (fr) * 1988-02-18 1989-08-23 Nortel Networks Corporation Procédé et appareil pour la fabrication de substrats du type SOI
EP0506416A2 (fr) * 1991-03-27 1992-09-30 Mitsubishi Denki Kabushiki Kaisha Procédé de fabrication d'un substrat du type SOI comportant une couche monocristalline en silicium sur une couche isolante
US5788763A (en) * 1995-03-09 1998-08-04 Toshiba Ceramics Co., Ltd. Manufacturing method of a silicon wafer having a controlled BMD concentration
FR2777115A1 (fr) * 1998-04-07 1999-10-08 Commissariat Energie Atomique Procede de traitement de substrats semi-conducteurs et structures obtenues par ce procede
JP2003022975A (ja) * 2001-07-09 2003-01-24 Sumitomo Electric Ind Ltd エピタキシャルウエハとその製造方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
PATENT ABSTRACTS OF JAPAN vol. 1996, no. 06, 28 juin 1996 (1996-06-28) & JP 08 045946 A (HITACHI LTD), 16 février 1996 (1996-02-16) *
PATENT ABSTRACTS OF JAPAN vol. 2003, no. 05, 12 mai 2003 (2003-05-12) & JP 2003 022975 A (SUMITOMO ELECTRIC IND LTD), 24 janvier 2003 (2003-01-24) *

Also Published As

Publication number Publication date
FR2856194B1 (fr) 2005-08-26
JP4949021B2 (ja) 2012-06-06
JP2006527493A (ja) 2006-11-30
FR2856194A1 (fr) 2004-12-17
EP1639633A2 (fr) 2006-03-29
WO2004112124A3 (fr) 2005-05-12

Similar Documents

Publication Publication Date Title
EP1359615B1 (fr) Procédé de décollement de couches de matériau
EP1208593B1 (fr) Procede de traitement de substrats pour la micro-electronique
EP2259302B1 (fr) Procédé d'obtention d'une couche mince de qualité accrue par co-implantation et recuit thermique.
FR2867310A1 (fr) Technique d'amelioration de la qualite d'une couche mince prelevee
WO2005086228A1 (fr) Traitement thermique apres detachement smart-cut
FR2884966A1 (fr) Procede de collage de deux tranches realisees dans des materiaux choisis parmi les materiaux semiconducteurs
FR2777115A1 (fr) Procede de traitement de substrats semi-conducteurs et structures obtenues par ce procede
EP1412972A2 (fr) Procede de diminution de rugosite de surface
FR2880988A1 (fr) TRAITEMENT D'UNE COUCHE EN SI1-yGEy PRELEVEE
FR2938119A1 (fr) Procede de detachement de couches semi-conductrices a basse temperature
WO2006037783A1 (fr) Procédé de transfert d'une couche mince comprenant une perturbation controlée d'une structure cristalline
EP1407483A1 (fr) Procede d'amelioration de l'etat de surface d'une plaquette semiconductrice
FR2942073A1 (fr) Procede de realisation d'une couche de cavites
WO2005013318A2 (fr) Procede d’obtention d’une couche mince de qualite accrue par co-implantation et recuit thermique
EP1936667B1 (fr) Traitement double plasma pour l'obtention d'une structure disposant d'un oxyde enterré ultra-fin
FR3061988B1 (fr) Procede de lissage de surface d'un substrat semiconducteur sur isolant
WO2004112124A2 (fr) Procede perfectionne de recuit de stabilisation
WO2020188169A1 (fr) Procede de transfert d'une couche utile sur une substrat support
FR2928031A1 (fr) Procede de transfert d'une couche mince sur un substrat support.
WO2023143818A1 (fr) Procede de transfert d'une couche mince sur un substrat support
FR2867607A1 (fr) Procede de fabrication d'un substrat pour la microelectronique, l'opto-electronique et l'optique avec limitaton des lignes de glissement et substrat correspondant
EP2701185A1 (fr) Procédé de transfert d'un film d'InP
WO2023186595A1 (fr) Procede de transfert d'une couche mince sur un substrat support
EP3503173B1 (fr) Procede de transfert d'une couche utile
FR3110282A1 (fr) Procédé de fabrication d’un substrat semi-conducteur sur isolant pour applications radiofréquences

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A2

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BW BY BZ CA CH CN CO CR CU CZ DE DK DM DZ EC EE EG ES FI GB GD GE GH GM HR HU ID IL IN IS JP KE KG KP KR KZ LC LK LR LS LT LU LV MA MD MG MK MN MW MX MZ NA NI NO NZ OM PG PH PL PT RO RU SC SD SE SG SK SL SY TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A2

Designated state(s): BW GH GM KE LS MW MZ NA SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IT LU MC NL PL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 2006516283

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 2004767314

Country of ref document: EP

WWP Wipo information: published in national office

Ref document number: 2004767314

Country of ref document: EP