JP2003022975A - エピタキシャルウエハとその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 スリップラインやクロスハッチの少ないＩＩ
Ｉ−Ｖ族化合物半導体エピタキシャルウエハを提供す
る。 【解決手段】 本発明によるエピタキシャルウエハの製
造方法では、ＧａＡｓまたはＩｎＰの化合物半導体基板
上にＩＩＩ−Ｖ族化合物半導体層をエピタキシャル成長
させるに際し、そのエピタキシャル層成長開始前の基板
昇温期間中に昇温レートを少なくとも１回以上低減させ
ることを特徴としている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＧａＡｓまたはＩ
ｎＰなどのＩＩＩ−Ｖ族化合物半導体基板とその上にエ
ピタキシャル成長させられたＩＩＩ−Ｖ族化合物半導体
層とを含むエピタキシャルウエハに関するものである。

【０００２】

【従来の技術】現在実用化されている主なエピタキシャ
ルウエハの製造方法としては、ＶＰＥ（気相成長法）、
ＯＭＶＰＥ（有機金属気相成長法）、およびＭＢＥ（分
子線成長法）などが存在する。通常は、要求されるデバ
イス特性や生産性などの観点から、これらのエピウエハ
成長方法の使い分けが行なわれている。たとえば、ＶＰ
Ｅ法では、高純度の薄膜結晶を高速で成長させ得る利点
がある（１０μｍ／ｈｒ以上の成長速度が可能）。ま
た、ＭＢＥ法は、ローノイズ用途の電界効果トランジス
タ（ＦＥＴ）構造の積層成長に適している。さらに、Ｏ
ＭＶＰＥ法は、ハイパワー用途のＦＥＴ構造やヘテロバ
イポーラトランジスタ（ＨＢＴ）構造の積層成長に適
し、ＩｎＧａＰなどのようにリンを含む結晶膜の成長に
適している。

【０００３】このような技術動向については、沢田真
一、上田登志雄、田中聡、および中井龍資による「電子
材料」工業調査会２０００年１１月号ｐｐ１８−２６に
おいて詳しく述べられている。

【０００４】ところで、ＩＩＩ−Ｖ族化合物半導体層を
含むエピタキシャルウエハは、種々の光学素子や電子デ
バイス素子などの製造に利用され得る。それらの光学素
子には、半導体レーザ、発光ダイオード、受光ダイオー
ド、および太陽電池などが含まれる。また、電子デバイ
スとしては、ＦＥＴやＨＢＴのような種々のトランジス
タの他にホール素子なども含まれる。

【０００５】近年では、データ通信の高速化と大容量化
の要望や携帯電話を始めとする無線通信技術の普及に伴
って、ＩＩＩ−Ｖ族化合物を含むエピタキシャルウエハ
の需要が急増している。また、表示用などに利用される
発光ダイオードやクリーンなエネルギ源として利用され
る太陽電池などの需要も増加する傾向にある。

【０００６】そして、これらの電子デバイス素子や光学
素子などの低価格化と量産化の要望に応えるために、ウ
エハサイズの大口径化が進んでいる。例えば、ＧａＡｓ
基板では４インチ径から５インチ径さらには６インチ径
ヘ移行し、ＩｎＰ基板では２インチ径から３インチ径さ
らには４インチ径への移行が進んでいる（ＧａＡｓ基板
に比べて、ＩｎＰ基板の大口径化は困難である）。

【０００７】

【発明が解決しようとする課題】しかし、ＧａＡｓまた
はＩｎＰのＩＩＩ−Ｖ族半導体ウエハでは、ＩＶ族半導
体であるシリコンウエハにくらべてスリップラインまた
はクロスハッチが入りやすく、正常な素子を作り込んで
取り出せる面積の低下、またはウエハの割れの発生によ
る素子歩留まりの低下を生じ易い。これらのスリップラ
インやクロスハッチは、通常はウエハの周辺部に現れて
中心部に向かうほど少なくなる。

【０００８】特開平６−１３２２２９においては、口径
５０ｍｍのＩｎＰ基板上でクロスハッチの発生を抑制す
るために、エピタキシャル層を成長させる条件の改善に
ついて述べられている。特開平６−１３２２２９が公開
された時点では、利用可能なＩｎＰ基板の径は最大で５
０ｍｍであったが、現在では７５ｍｍ（３インチ）径ま
たは１００ｍｍ（４インチ）の径のウエハが入手可能と
なっている。

【０００９】ここで特に留意すべきことは、ウエハサイ
ズが大きくなるにしたがって、スリップラインやクロス
ハッチの生じ易さが加速度的に増大することである。し
たがって、従来に比べてウエハサイズが大きくなった場
合に、そのように大きなウエハ上でスリップラインやク
ロスハッチの発生を従来技術では抑制ができないという
問題が生じ得る。たとえば、特開平６−１３２２２９に
開示された技術は、口径５０ｍｍのＩｎＰ基板上のエピ
タキシャル層においてはクロスハッチの発生を抑制する
ために有効であるが、口径が大型化した場合にはスリッ
プラインやクロスハッチを十分に抑制することはできな
い。

【００１０】このような従来技術における状況に鑑み、
本発明は、ＧａＡｓまたはＩｎＰの基板上にＩＩＩ−Ｖ
族化合物半導体エピタキシャル層を成長させる場合に、
エピタキシャルウエハ上でスリップラインやクロスハッ
チの発生を抑制することを目的としている。特に、Ｉｎ
Ｐ基板に関しては、５０ｍｍより大口径のウエハにおい
てスリップラインやクロスハッチの発生を抑制すること
を目的としている。

【００１１】なお、本発明は、エピタキシャルウエハの
製造方法に関しては特にＯＭＶＰＥ法（有機金属気相成
長法）を用いた場合にスリップラインやクロスハッチの
発生を抑制することを目的としているが、その抑制効果
はＶＰＥ法（気相成長法）やＭＢＥ法（分子線成長法）
においても得られるものである。

【００１２】

【課題を解決するための手段】本発明一つの態様による
エピタキシャルウエハの製造方法においては、ＧａＡｓ
またはＩｎＰの半導体基板上にＩＩＩ−Ｖ族化合物半導
体層をエピタキシャル成長させるに際し、そのエピタキ
シャル層成長開始前の基板昇温期間中に昇温レートを少
なくとも１回以上低減させることを特徴としている。

【００１３】なお、昇温レートを低減させる時間は、１
０秒以上であることが好ましい。また、低減された昇温
レートは、１分あたりに１０℃以下であることが好まし
い。

【００１４】昇温レートの低減を開始する時の基板温度
は、３５０℃以上であることが好ましい。昇温レートの
低減は、２回行われることがさらに好ましい。そして、
エピタキシャル層はＯＭＶＰＥ法によって成長させられ
ることが好ましい。

【００１５】本発明のもう一つの態様によるエピタキシ
ャルウエハは、５０ｍｍより大きな直径を有するＩｎＰ
半導体基板とその上にエピタキシャル成長させられたＩ
ＩＩ−Ｖ族化合物半導体層とを含むエピタキシャルウエ
ハであって、その周縁から５ｍｍ以上内側の領域にクロ
スハッチとスリップラインを含まないことを特徴として
いる。

【００１６】

【発明の実施の形態】基板ウエハ上にエピタキシャル層
を成長させる場合、通常は、室温から１５０℃の範囲内
の温度にあるＯＭＶＰＥ炉内に基板をセットし、その温
度から４００−７００℃の範囲内のエピタキシャル成長
温度まで基板が加熱される。加熱方法としては、抵抗加
熱、ランプ加熱、高周波加熱、または輻射加熱などの種
々の方法のいずれが用いられてもよい。なお、基板温度
は、エピタキシャル成長温度以上である７００−８５０
℃の範囲内に一旦上昇させられた後に、エピタキシャル
成長温度まで降下させられてもよい。

【００１７】本発明者らは、このような基板ウエハの昇
温過程においてスリップラインやクロスハッチが発生す
ることを数多くの実験から見出した。特に、スリップラ
インやクロスハッチの発生は基板ウエハの昇温レートに
大きく依存することが見出された。

【００１８】この場合に、スリップラインやクロスハッ
チを抑制するためには、遅い昇温レートで十分に時間を
かけて基板ウエハを昇温することも可能である。しか
し、そのように遅い昇温レートでは、エピタキシャル層
を成長させるための全体時間が長くなるので、必要な原
料費や動力費が上昇し、得られるエピタキシャルウエハ
の価格上昇の原因となる。

【００１９】この問題を解決するために本発明者らは数
多くの実験を行い、基板ウエハの昇温過程においてその
昇温レートを少なくとも１回以上低減させることによっ
て、スリップラインやクロスハッチの発生を抑制し得る
ことを確認した。

【００２０】図１は、本発明に関連する基板ウエハの種
々の昇温過程を示すグラフである。すなわち、図１のグ
ラフにおいて横軸は時間を表し、縦軸は基板温度を表し
ている。図１（ａ）は従来技術による基板ウエハ昇温過
程を表し、基板温度はその初期温度からエピタキシャル
成長温度までほぼ一定の昇温レートで加熱される。図１
（ｂ）と（ｃ）は本発明による基板ウエハ昇温過程を表
し、その昇温過程において昇温レートが少なくとも１回
以上低減させられている。

【００２１】本発明者らが図１に示されているような種
々の基板ウエハ昇温過程についてさらに詳細に検討した
ところ、以下の４点についても確認された。すなわち、
（１）昇温レートの低減開始時の基板温度は、３５０℃
以上であることが好ましい。（２）昇温レートを低減さ
せる期間は、１０秒以上であることが好ましい。（３）
低減された昇温レートは、１０℃／分以下であることが
好ましく、極限の０℃／分まで低減されてもよい。
（４）昇温レートを低減させる回数は、２回以上にする
ことも好ましい（図１（ｃ）参照）。これらの確認され
た特徴をさらに導入することによって、得られるエピタ
キシャルウエハ上のスリップラインやクロスハッチの発
生抑制効果をさらに高めることができる。

【００２２】なお、基板温度は、パイロメータまたは基
板近傍に配置した熱電対などの汎用の温度計を用いて検
知することができる。また、加熱装置はその温度計の指
示値をモニターし、その加熱装置へ導入される電力を制
御することによって、昇降温レートを変化させることが
できる。本発明では、この昇温レートを変化させること
により、ＧａＡｓやＩｎＰの基板ウエハに発生するクロ
スハッチやスリップの発生を低減させ得るという特別顕
著な効果を奏することができるのである。

【００２３】特開平６−１３２２２９に開示された技術
は、５０ｍｍ（２インチ）径のＩｎＰ基板に関するもの
であり、その公開時点では、５０ｍｍ（２インチ）径よ
り大きなＩｎＰ基板は実用化されていなかった。前述の
ように、基板ウエハの口径の増大に伴って、スリップラ
インやクロスハッチの発生しやすさの度合いが急激に増
大する。しかし、本発明による技術を用いることによ
り、直径５０ｍｍより大きなＩｎＰ基板においても、ス
リップラインやクロスハッチの少ないエピタキシャルウ
エハを作製することが可能となる。なお、本発明による
上述の基板昇温方法を用いることに加えて、基板降温時
に降温レートを十分遅くすることを併用することも好ま
しい。

【００２４】本発明の方法により、スリップラインやク
ロスハッチの少ないエピタキシャルウエハが製造可能で
あり、そのようなウエハを用いることによって、電子デ
バイスや光学素子などの作製の歩留まり向上や低価格化
が可能となる。特に、５０ｍｍ（２インチ）径より大き
なＩｎＰ基板においても、スリップラインやクロスハッ
チの低減が可能である。

【００２５】（実施形態１）実施形態１としては、Ｇａ
Ａｓ基板上に成長させられたＧａＡｓとＡｌＧａＡｓの
多層構造を含むエピタキシャルウエハの製造例が、図２
の模式的な断面図を参照しつつ説明される。ＧａＡｓ基
板の大きさは直径１００ｍｍまたは１５０ｍｍであり、
その導電タイプは半絶縁性であった。ＧａＡｓエピタキ
シャル層成長の原料としては、トリメチルガリウムとア
ルシンが用いられた。ＡｌＧａＡｓエピタキシャル層の
成長原料としては、トリメチルガリウム、トリメチルア
ルミニウム、およびアルシンが用いられた。

【００２６】基板加熱は、基板裏面に配置されたカーボ
ンヒータによって行われた。温度測定に関しては、赤外
線量および波長を測定するパイロメータと基板近傍に配
置された熱電対との双方を用いることによって、温度測
定の精度向上が図られた。キャリアガスとしては、水素
が用いられた。エピタキシャル成長炉内の圧力は、３３
３３Ｐａ（２５Ｔｏｒｒ）であった。

【００２７】まず、５０℃以下の温度状態でＧａＡｓ基
板がＯＭＶＰＥ炉内にセットされた。その後、通常の昇
温レート３０℃／分で基板温度が上昇させられた。基板
温度が４５０℃に達したときに、昇温レートが１０℃／
分に低減された。この低減された昇温レートを５分間継
続して、基板が５００℃まで加熱された。その後、５０
０℃から５６０℃まで、再び通常の昇温レート３０℃／
分で基板が加熱された。この後に２回目の昇温レート低
減処置として、５６０℃から６００℃までは１０℃／分
の昇温レートで基板が加熱され、その６００℃に達する
までの間にアルシンが供給された。

【００２８】基板温度が６００℃に達して５分間経過以
後に、その温度において厚さ０．６μｍのＧａＡｓ層、
厚さ０．２μｍのＡｌＧａＡｓ層、および厚さ０．４μ
ｍのｎ−ＧａＡｓ層がこの順に成長させられた（図２参
照）。最上層のｎ−ＧａＡｓ層には、シランを用いてシ
リコンが２．３Ｅ１７ｃｍ^-3だけドープされた。なお、
それぞれの層を堆積する際に基板上に導入されるＩＩＩ
族元素用原料ガスに対するＶ族元素用原料ガスのモル比
（以下、Ｖ／ＩＩＩ比と称す）は、３０〜１００の範囲
内で制御された。また、それぞれの層の成長レートは、
約１〜２μｍ／時の範囲内にあった。前述のように、Ｇ
ａＡｓ層を成長させるにはトリメチルガリウムとアルシ
ンを同時に供給し、ＡｌＧａＡｓ層を成長するにはトリ
メチルガリウム、トリメチルアルミニウム、およびアル
シンが同時に供給された。

【００２９】エピタキシャル層の成長終了後には、２０
℃／分の降温レートでエピタキシャルウエハを冷却し、
ウエハ温度が２００℃以下になってからエピタキシャル
成長炉からそのウエハが取り出された。

【００３０】エピタキシャル成長後のウエハは光学顕微
鏡で観察され、その表面の凹凸状態が評価された。特
に、ウエハの周縁から内側１０ｍｍの範囲については、
全周観察された。これは、前述のように、ウエハの外周
部に近いほどスリップやクロスハッチが生じ易いからで
ある。本実施形態１の成長方法により製造されたウエハ
については、スリップラインとクロスハッチはウエハ周
縁から５ｍｍ以上内側の範囲で観察されなかった。他
方、従来技術におけるように基板を通常の昇温レート３
０℃／分で６００℃まで加熱した場合には、得られたエ
ピタキシャルウエハ周縁から５ｍｍ以上内側においても
スリップラインが１本以上観察された。なお、本実施態
様１で製造されたエピ構造は、電子デバイスに用いられ
るＭＥＳ（ｍｅｔａｌ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）
ＦＥＴ構造に利用されるものである。

【００３１】（実施形態２）図２のエピタキシャルウエ
ハ構造を成長させるに際し、どのような基板温度の時点
で昇温レートを低減させればスリップラインやクロスハ
ッチの低減効果が大きいかを明確にするために、種々の
異なる基板温度で昇温レートを低減させた後にエピウエ
ハを成長させ、それらのウエハ表面の変化について観察
した。しかし、いずれの場合においても、通常の昇温レ
ートは３０℃／分であって、低減後の昇温レートは１０
℃／分であり、その低減昇温レートでは５分間の昇温が
行なわれた。

【００３２】表１に示されているように、昇温レート低
減開始時の基板温度が２５０℃から３００℃の範囲にあ
る場合には、その昇温レート低減の効果は確認できず、
ウエハ周縁から５ｍｍ以上内側の範囲内でスリップライ
ンまたはクロスハッチの発生が観察された。しかし、昇
温レート低減開始時の基板温度が３５０℃以上である場
合には、明らかにスリップラインやクロスハッチの発生
が抑制されていた。昇温レート低減開始時の基板温度を
上げて行っても、その抑制効果が維持されていた。しか
し、基板温度６００℃までに昇温レートを低減させなけ
れば、上述のような従来技術と同様の条件になって、ス
リップラインまたはクロスハッチがウエハ周縁から５ｍ
ｍ以上内側の領域において観察された。

【００３３】

【表１】

【００３４】（実施形態３）図２のエピタキシャルウエ
ハ構造を成長させるに際し、どのような昇温レート低減
期間がスリップラインやクロスハッチの低減に効果が大
きいかを明確にするために、種々の異なる期間だけ昇温
レートを低減させたあとにエピウエハを成長させ、それ
らのウエハ表面の変化について観察した。しかし、いず
れの場合においても、通常の昇温レートは３０℃／分で
あって、昇温レートの低減は基板温度４５０℃から開始
させ、その低減後の昇温レートは１０℃／分であった。

【００３５】表２に示されているように、昇温レート低
減期間が４秒から８秒の範囲内である場合には、ウエハ
周縁から５ｍｍ以上内側の範囲でスリップラインまたは
クロスハッチの発生が確認され、昇温レート低減の効果
が確認されなかった。しかし、昇温レート低減期間が１
０秒以上である場合には、スリップラインやクロスハッ
チの発生が明らかに抑制され、その低減期間を相当時間
まで伸ばしてもその抑制効果が維持されることが確認さ
れた。

【００３６】

【表２】

【００３７】このほかに、３５０℃から６００℃までの
範囲内の基板温度から種々の昇温レート低減期間を開始
する多くの実験をも行ったところ、昇温レート低減期間
の効果はどの基板温度から開始しても同様であった。

【００３８】（実施形態４）図２のエピタキシャルウエ
ハ構造を成長させるに際し、どのような低減昇温レート
がスリップラインやクロスハッチの低減に効果が大きい
かを明確にするために、種々の異なる低減昇温レートを
経たあとにエピウエハを成長させ、それらのウエハ表面
の変化について観察した。しかし、いずれの場合におい
ても、通常の昇温レートは３０℃／分であって、昇温レ
ートの低減は基板温度４５０℃から開始させ、低減昇温
レートの維持期間は５分間であった。

【００３９】表３に示されているように、低減昇温レー
トが１５℃／分から３０℃／分までの範囲内である場合
には、ウエハ周縁から５ｍｍ以上内側の範囲でスリップ
ラインまたはクロスハッチの発生が確認され、昇温レー
ト低減の効果が確認されなかった。

【００４０】

【表３】

【００４１】（実施形態５）図２のエピタキシャルウエ
ハに関して、本発明による効果をより詳細に確認するた
めに、通常の光学顕微鏡に加えてノマルスキ光学顕微鏡
によってもエピタキシャルウエハの表面を拡大観察し、
ウエハ面上におけるスリップ分布を確認するスリップマ
ッピングを行なった。なお、本実施形態では、ウエハ径
が１００ｍｍであった。

【００４２】図３は、比較のために、従来技術によって
処理されたエピタキシャルウエハの表面観察を示してい
る。すなわち、図３においては、基板ウエハが３０℃／
分の通常昇温レートで６００℃まで加熱された。図３の
上段はウエハ上におけるスリップマップの概略図を表
し、下段はノマルスキ光学顕微鏡写真を表している。

【００４３】他方、図４は、本発明によって処理された
エピタキシャルウエハの表面観察を示している。すなわ
ち、図４においては、３０℃／分の通常昇温レートで４
５０℃まで基板を加熱し、基板温度４５０℃から５００
℃までは低減昇温レート１０℃／分で５分間加熱し、そ
の後に通常昇温レート３０℃／分に戻して５５０℃まで
加熱し、５５０℃から６００℃までは再度１０℃／分の
低減昇温レートで５分間加熱された。すなわち、昇温レ
ートの低減が２回行われている。図３の場合と同様に、
図４の上段はウエハ上におけるスリップマップの概略図
を表し、下段はノマルスキ光学顕微鏡写真を表してい
る。

【００４４】図３のスリップマッピングによれば、従来
技術によって得られたエピタキシャルウエハでは、その
周縁から最大で１０ｍｍ以上内側の範囲でもクロスハッ
チが観察された。しかし、図４のスリップマッピングに
よれば、本発明によって２回の昇温レート低減を経て得
られたエピタキシャルウエハでは、その周縁から１ｍｍ
以内の狭い範囲内までクロスハッチの発生を抑制できて
いた。

【００４５】（実施形態６）実施形態６としては、Ｉｎ
Ｐ基板上に成長させられたＩｎＰとＩｎＧａＡｓの多層
構造を含むエピタキシャルウエハの製造例が、図５の模
式的な断面図を参照しつつ説明される。ＩｎＰ基板の大
きさは直径７６ｍｍであり、その導電タイプはｎ型であ
った。ＩｎＰエピタキシャル層成長の原料としては、ト
リメチルインジウムとフォスフィンが用いられた。Ｉｎ
ＧａＡｓエピタキシャル層成長の原料としては、トリメ
チルインジウム、トリメチルガリウム、およびアルシン
が用いられた。

【００４６】実施形態１の場合と同様に、基板加熱は、
基板裏面に配置されたカーボンヒータによって行われ
た。温度測定に関しては、赤外線量および波長を測定す
るパイロメータと基板近傍に配置された熱電対との双方
を用いることによって、温度測定の精度向上が図られ
た。キャリアガスとしては、水素が用いられた。エピタ
キシャル成長炉内の圧力は、３３３３Ｐａ（２５Ｔｏｒ
ｒ）であった。

【００４７】まず、５０℃以下の温度状態でＩｎＰ基板
がＯＭＶＰＥ炉内にセットされた。その後、通常の昇温
レート３０℃／分で基板温度が上昇させられた。基板温
度が４５０℃に達したときに、昇温レートが１０℃／分
に低減された。この低減された昇温レートを５分間継続
して、基板が５００℃まで加熱された。その後、５００
℃から６２０℃まで、再び通常の昇温レート３０℃／分
で基板が加熱された。この後に２回目の昇温レート低減
処置として、６２０℃から６５０℃までは再度１０℃／
分の低減昇温レートで基板が加熱され、その６５０℃に
達するまでの間にフォスフィンが供給された。

【００４８】基板温度が６５０℃に達して５分間経過以
後に、その温度において厚さ０．７μｍのｎ−ＩｎＰ
層、厚さ２．５μｍのｎ−ＩｎＧａＡｓ層、および厚さ
１μｍのｎ−ＩｎＰ層がこの順に成長させられた（図５
参照）。各層には、シランを用いてシリコンがそれぞれ
３．０Ｅ１７ｃｍ^-3、３．０Ｅ１５ｃｍ^-3、および３．
０Ｅ１６ｃｍ^-3だけドープされた。なお、ＩｎＰ層とＩ
ｎＧａＡｓ層の堆積に用いられる原料ガスにおけるＶ／
ＩＩＩ比は、それぞれ２００と２０であった。また、そ
れぞれの層の成長レートは、約２μｍ／時であった。前
述の様に、ＩｎＧａＡｓ層を成長させるには、トリメチ
ルインジウム、トリメチルガリウム、およびアルシンを
同時に供給し、ＩｎＰ層を成長させるには、トリメチル
インジウムとフォスフィンが同時に供給された。

【００４９】エピタキシャル層の成長終了後には、２℃
／分の降温レートでエピタキシャルウエハを冷却し、ウ
エハ温度が２００℃以下になってからエピタキシャル成
長炉からそのウエハが取り出された。

【００５０】エピタキシャル成長後のウエハは光学顕微
鏡で観察され、その表面の凹凸状態が評価された。特
に、ウエハの周縁から内側１０ｍｍの範囲については、
全周観察された。本実施形態６の成長方法により製造さ
れたウエハでは、スリップラインとクロスハッチはウエ
ハ周縁から５ｍｍ以上内側の範囲で観察されなかった。
他方、従来技術におけるように基板を通常の昇温レート
３０℃／分で６５０℃まで加熱した場合には、得られた
エピタキシャルウエハの周縁から５ｍｍ以上内側におい
てもクロスハッチが多数観察された。そのクロスハッチ
の最大面積領域は７ｍｍ×１０ｍｍであった。なお、本
実施態様６で製造されたエピ構造は、光学素子として用
いられる赤外用フォトダイオードに利用されるものであ
る。

【００５１】（実施形態７）図５のエピタキシャルウエ
ハ構造を成長させる際し、種々に径の異なる基板ウエハ
に対して、昇温レート低減の効果がどのように異なるか
について明確にするために、種々に異なる径のＩｎＰウ
エハを用いてエピウエハを成長させ、そのウエハ表面の
変化いについて観察された。なお、本実施形態７では、
実施形態６の場合と同様な基板昇温過程が採用された。

【００５２】表４に示されているように、３０℃／分の
通常昇温レートのみが用いられた場合であっても、径５
０ｍｍのウエハではスリップラインやクロスハッチが観
察されないが、７５ｍｍまたは１００ｍｍの径のウエハ
ではウエハ周縁から５ｍｍ以上内側の範囲でスリップラ
インまたはクロスハッチの発生が確認された。

【００５３】

【表４】

【００５４】他方、本実施形態７におけるように２回の
低減昇温レートを含む基板加熱方法を用いれば、径が５
０ｍｍ、７５ｍｍ、および１００ｍｍのいずれのウエハ
においても、スリップラインやクロスハッチの発生をウ
エハ周縁から５ｍｍ以内の範囲に抑制できることが確認
された（表４参照）。

【００５５】

【発明の効果】以上の用に、本方法によれば、スリップ
ラインやクロスハッチの少ないエピタキシャルウエハが
製造可能となり、そのウエハを用いた電子デバイスや光
学素子の作製歩留まり向上と低価格化が可能となる。

【図面の簡単な説明】

【図１】 本発明に関連する基板ウエハの昇温過程を示
すグラフである。

【図２】 本発明の実施形態の一例において成長させら
れたエピタキシャルウエハの積層構造を示す模式的な断
面図である。

【図３】 従来技術によって成長させられたエピタキシ
ャルウエハ面におけるスリップとクロスハッチの分布を
示す図である。

【図４】 本発明によって成長させられたエピタキシャ
ルウエハ面におけるクロスハッチの分布を示す図であ
る。

【図５】 本発明の実施形態の他の例において成長させ
られたエピタキシャルウエハの積層構造を示す模式的な
断面図である。

フロントページの続き Ｆターム(参考） 4G077 AA03 BE46 BE47 DB08 EA02 EE09 TB05 TC16 5F045 AA04 AB10 AB12 AC01 AC08 AD10 AF04 BB13 EK27

Claims (9)

【特許請求の範囲】
1. 【請求項１】 ＧａＡｓまたはＩｎＰの半導体基板上に
   ＩＩＩ−Ｖ族化合物半導体層をエピタキシャル成長させ
   るに際し、そのエピタキシャル層成長開始前の基板昇温
   中に昇温レートを少なくとも１回以上低減させることを
   特徴とするエピタキシャルウエハの製造方法。
2. 【請求項２】 前記昇温レートを低減させる時間が１０
   秒以上であることを特徴とする請求項１に記載のエピタ
   キシャルウエハの製造方法。
3. 【請求項３】 前記低減された昇温レートが１分あたり
   １０℃以下であることを特徴とする請求項１または２に
   記載のエピタキシャルウエハの製造方法。
4. 【請求項４】 前記昇温レートの低減を開始する時の基
   板温度が３５０℃以上であることを特徴とする請求項１
   から３のいずれかの項に記載のエピタキシャルウエハの
   製造方法。
5. 【請求項５】 前記昇温レートの低減は２回行われるこ
   とを特徴とする請求項１から４のいずれかの項に記載の
   エピタキシャルウエハの製造方法。
6. 【請求項６】 前記エピタキシャル層はＯＭＶＰＥ法に
   よって成長させられることを特徴とするエピタキシャル
   ウエハの製造方法。
7. 【請求項７】 請求項１から６のいずれかの項に記載の
   製造方法によって製造されたことを特徴とするエピタキ
   シャルウエハ。
8. 【請求項８】 ５０ｍｍより大きな直径を有するＩｎＰ
   半導体基板を含むエピタキシャルウエハの周縁から５ｍ
   ｍ以上内側の領域にクロスハッチまたはスリップライン
   を有しないことを特徴とする請求項７に記載のエピタキ
   シャルウエハ。
9. 【請求項９】 ５０ｍｍより大きな直径を有するＩｎＰ
   半導体基板とその上にエピタキシャル成長させられたＩ
   ＩＩ−Ｖ族化合物半導体層とを含むエピタキシャルウエ
   ハであって、その周縁から５ｍｍ以上内側の領域にクロ
   スハッチまたはスリップラインを有しないことを特徴と
   するエピタキシャルウエハ。