JP5032522B2 - 化合物半導体エピタキシャルウェハおよびその製造方法 - Google Patents

化合物半導体エピタキシャルウェハおよびその製造方法 Download PDF

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本発明は、化合物半導体およびその製造方法に関し、特に金属基板上に堆積させる化合物半導体エピタキシャルウェハおよびその製造方法に関する。
光電および通信産業の急速な発展に伴い、化合物半導体(例えば、ガリウム砒素(GaAs)など)のIII−V族化合物は、その直接バンドギャップ(direct band−gap)、高いキャリア移動度(carrier mobility)、III−V族化合物の化学組成調整によって得られたバンドギャップが異なる材料など、特性が優れていることから光電および通信コンポーネントの主な基板として用いられている。
III−V族化合物半導体の光電および通信コンポーネントは、主にガリウム砒素(GaAs)、ガリウムリン(GaP)、インジウムリン(InP)などのIII−V族化合物からなる基板に格子整合したエピタキシャル成長を行って製作する。現在、III−V族化合物半導体基板は、直径が4インチ以下であり、ガリウム砒素(GaAs)またはゲルマニウム(Ge)からなる基板または単結晶シリコン(Si)からなる基板であるものがほとんどであった。
しかし、バッファ層とIII−V族化合物半導体材料との間には、格子不整合、熱膨張係数(thermal expansion coefficient)の差異などの問題が発生することがあった。例えば、シリコンバッファ層とガリウム砒素材料とは、格子定数の差異が25℃のときに約4.1%であり、シリコンバッファ層とガリウム砒素材料とは、熱膨張係数の差異が25℃のときに約62%であった。そのため、バッファ層上にIII−V化合物半導体材料をエピタキシャル成長させると、格子不整合、熱膨張係数の差異などの問題により、化合物半導体エピタキシャル層内に貫通転位(threading dislocation)が形成され、結晶品質に不良を生じさせることがあった。
そのため、化合物半導体エピタキシャルウェハ、製造工程、エピタキシャル構造および冷熱サイクルアニール熱処理工程のそれぞれにおいてエピタキシャルウェハの結晶体の品質に影響を与えることがあった。
本発明の目的は、金属基板の材料を改良するとともに、エピタキシャル構造および冷熱サイクルアニール熱処理の工程を改良することにより、結晶の品質を向上させ、工程を簡略化し、コストを下げることが可能な化合物半導体エピタキシャルウェハおよびその製造方法を提供することにある。
上記課題を解決するために、本発明の第1の形態によれば、金属基板上に1層のシリコン薄膜を堆積し、第1のシリコンバッファ層を形成する工程と、前記第1のシリコンバッファ層上に1層の化合物半導体薄膜を堆積し、第2の化合物半導体バッファ層を形成する工程と、前記第2の化合物半導体バッファ層上に1層の化合物半導体薄膜を堆積し、第3の化合物半導体バッファ層を形成する工程と、前記第3の化合物半導体バッファ層上に1層の化合物半導体薄膜をエピタキシャル成長させ、第1の化合物半導体エピタキシャル層を形成する工程と、1回目の熱処理工程を行う工程と、前記第1の化合物半導体エピタキシャル層上に1層の化合物半導体薄膜をエピタキシャル成長させ、第2の化合物半導体エピタキシャル層を形成する工程と、2回目の熱処理工程を行い、化合物半導体エピタキシャルウェハを得る工程と、を含むことを特徴とする化合物半導体エピタキシャルウェハの製造方法が提供される。
また、前記化合物半導体薄膜は、ガリウム砒素、アルミニウム砒素、ガリウムリン、インジウム砒素、インジウムリンなどのIII−V族化合物半導体の二元材料またはこれらの組合せからなる三元材料または四元材料であることが好ましい。
また、前記堆積工程は、有機金属化学気相成長法を用いることが好ましい。
また、前記エピタキシャル成長工程は、分子線エピタキシー法を用いることが好ましい。
また、前記第1のシリコンバッファ層の堆積工程は、580℃〜600℃で行うことが好ましい。
また、前記第1のシリコンバッファ層の厚さは15Å〜25Åであることが好ましい。
また、前記第2の化合物半導体バッファ層の堆積工程は、380℃〜400℃で行うことが好ましい。
また、前記第2の化合物半導体バッファ層の厚さは10μm〜20μmであることが好ましい。
また、前記第3の化合物半導体バッファ層の堆積工程は、400℃〜450℃で行うことが好ましい。
また、前記第3の化合物半導体バッファ層の厚さは50Å〜200Åであることが好ましい。
また、前記第1の化合物半導体エピタキシャル層のエピタキシャル工程は、650℃で行うことが好ましい。
また、前記第2の化合物半導体エピタキシャル層のエピタキシャル工程は、710℃で行うことが好ましい。
また、前記第1の化合物半導体エピタキシャル層の厚さは1.5μm〜2μmであることが好ましい。
また、前記第2の化合物半導体エピタキシャル層の厚さは1.5μm〜2μmであることが好ましい。
また、前記1回目の熱処理工程および前記2回目の熱処理工程は、4回〜8回の冷熱サイクルを行う高/低温サイクルアニール熱処理工程であることが好ましい。
また、本発明の第2の形態によれば、金属基板と、前記金属基板上に形成された第1のシリコンバッファ層と、前記第1のシリコンバッファ層上に形成された第2の化合物半導体バッファ層と、前記第2の化合物半導体バッファ層上に形成され、1回目の熱処理工程が行われた第3の化合物半導体バッファ層と、前記第3の化合物半導体バッファ層上に形成された第1の化合物半導体エピタキシャル層と、前記第1の化合物半導体エピタキシャル層上に形成され、2回目の熱処理工程が行われた第2の化合物半導体エピタキシャル層と、を備えることを特徴とする化合物半導体エピタキシャルウェハが提供される。
また、前記第2の化合物半導体バッファ層、前記第3の化合物半導体バッファ層、前記第1の化合物半導体エピタキシャル層、前記第2の化合物半導体エピタキシャル層は、ガリウム砒素、アルミニウム砒素、ガリウムリン、インジウム砒素、インジウムリンなどのIII−V族化合物半導体の二元材料またはこれらの組合せからなる三元材料または四元材料であることが好ましい。
また、前記第1のシリコンバッファ層の厚さは15Å〜25Åであることが好ましい。
また、前記第2の化合物半導体バッファ層の厚さは10μm〜20μmであることが好ましい。
また、前記第3の化合物半導体バッファ層の厚さは50Å〜200Åであることが好ましい。
また、前記第1の化合物半導体エピタキシャル層の厚さは1.5μm〜2μmであることが好ましい。
また、前記第2の化合物半導体エピタキシャル層の厚さは1.5μm〜2μmであることが好ましい。
また、前記1回目の熱処理工程および前記2回目の熱処理工程は、4回〜8回の冷熱サイクルを行う高/低温サイクルアニール熱処理工程であることが好ましい。
本発明の化合物半導体エピタキシャルウェハおよびその製造方法は、金属基板の材料を改良するとともに、エピタキシャル構造および冷熱サイクルアニール熱処理の工程を改良することにより、結晶の品質を向上させ、工程を簡略化し、コストを下げることができる。
本発明の一実施形態による化合物半導体エピタキシャルウェハの構造を示す断面図である。 本発明の一実施形態による冷熱サイクルアニール熱処理の加熱/冷却を示すグラフである。 本発明の一実施形態による化合物半導体エピタキシャルウェハのメタモルフィックX線ロッキングカーブ法により測定した値を示すグラフである。 本発明の他の実施形態による太陽電池エピタキシャルウェハを示す断面図である。
以下、本発明の実施形態について図に基づいて説明する。なお、これによって本発明が限定されるものではない。
まず、図1を参照する。図1は、本発明の一実施形態による化合物半導体エピタキシャルウェハ50の構造を示す断面図である。図1に示すように、本実施形態の結晶成長工程の堆積工程では、有機金属化学気相成長法を用い、エピタキシャル成長工程では、分子線エピタキシー法を用い、化合物半導体薄膜にガリウム砒素(GaAs)を用いる。まず、結晶成長工程において金属基板51上に堆積工程を行うとき、シラン(SiH)を反応ガスとして用い、その堆積温度は約580℃〜600℃である。金属基板51上に厚さ約15Å〜25Åのシリコン薄膜(このシリコン薄膜は、アモルファスシリコン薄膜からなってもよい)を堆積させ、第1のシリコンバッファ層52を形成させる。続いて、第1のシリコンバッファ層52上に堆積工程を行う。詳しくは、トリメチルガリウム(Ga(CH)およびアルシン(AsH)を反応ガスとして用い、約380℃〜400℃で1層の化合物半導体薄膜を堆積させることにより厚さ約10μm〜20μmの第2の化合物半導体バッファ層53を形成させる。続いて、第2の化合物半導体バッファ層53上に堆積製造工程をさらに行うが、同様にトリメチルガリウムおよびアルシンを反応ガスとして用い、約400℃〜450℃で1層の化合物半導体薄膜を堆積させ、厚さ約50Å〜200Åの第3の化合物半導体バッファ層54を形成させる。続いて、第3の化合物半導体バッファ層54上にエピタキシャル成長工程を行うが、同様にトリメチルガリウムおよびアルシンを反応ガスとして用い、約650℃で1層の化合物半導体薄膜をエピタキシャル成長させ、厚さ約1.5μm〜2μmの第1の化合物半導体エピタキシャル層55を形成させる。その後、元の結晶成長工程において1回目の冷熱サイクルアニール熱処理を行う。
図2を参照する。図2は、本発明の一実施形態による冷熱サイクルアニール熱処理の加熱/冷却を示すグラフである。図2に示すように、まず、システム温度を200℃まで下げて約7分間維持してから800℃まで加熱して約5分間維持する。その後、システム温度を再び200℃まで下げて5分間維持してから800℃まで加熱して約5分間維持する。このように、約4回〜8回の高/低温サイクルアニール熱処理工程を行うと、バッファ層と第1の化合物半導体エピタキシャル層55との間に、格子定数または熱膨張係数により貫通転位反応が発生することを防ぐことができる。
1回目の冷熱サイクルアニール熱処理を行った後、結晶成長工程の温度を約710℃まで冷却させてエピタキシャル成長工程を行う。このエピタキシャル成長工程では、トリメチルガリウムおよびアルシンを反応ガスとして用い、第1の化合物半導体エピタキシャル層55上に1層の化合物半導体薄膜をエピタキシャル成長させ、厚さ約1.5μm〜2μmの第2の化合物半導体エピタキシャル層56を形成させてもよい。続いて、結晶成長工程において2回目の冷熱サイクルアニール熱処理を行う。図2に示すように、まず、システム温度を200℃まで下げて約7分間維持してから800℃まで加熱して約5分間維持する。その後、システム温度を再び200℃まで下げて5分間維持してから800度まで加熱して約5分間維持する。このように、約4回〜8回の高/低温サイクルアニール熱処理工程を行うことにより、第2の化合物半導体エピタキシャル層56に貫通転位が発生することを防ぐとともに、金属基板51と第2の化合物半導体エピタキシャル層56との間に発生する応力を全て除去することもできる。
本実施形態の化合物半導体薄膜はガリウム砒素からなるが、当然、アルミニウム砒素(AlAs)、ガリウムリン(GaP)、インジウム砒素(InAs)、インジウムリン(InP)などのIII−V族化合物半導体の二元材料またはこれらの組合せからなる三元材料または四元材料からなってもよい。
本実施形態による化合物半導体エピタキシャルウェハの製造方法は、主に、以下の工程を含む。金属基板51上に1層のシリコン薄膜を堆積させて第1のシリコンバッファ層52を形成し、その後、第1のシリコンバッファ層52上に1層の化合物半導体薄膜を堆積させることにより第2の化合物半導体バッファ層53を形成する。その後、第2の化合物半導体バッファ層53上に1層の化合物半導体薄膜を堆積させることにより第3の化合物半導体バッファ層54を形成する。その後、第3の化合物半導体バッファ層54上に1層の化合物半導体薄膜をエピタキシャル成長させることにより第1の化合物半導体エピタキシャル層55を形成してから1回目の熱処理工程を行い、その後、第1の化合物半導体エピタキシャル層55上に1層の化合物半導体薄膜をエピタキシャル成長させて第2の化合物半導体エピタキシャル層56を形成してから2回目の熱処理工程を行う。このように、品質が良好な化合物半導体エピタキシャルウェハ50を得る。この結晶成長工程では、堆積工程に有機金属化学気相成長法を用いるが、エピタキシャル成長工程には分子線エピタキシー法を用いる。
本実施形態の金属基板を構成する化合物半導体エピタキシャルウェハ50は、金属基板51と、金属基板51上に形成された第1のシリコンバッファ層52と、第1のシリコンバッファ層52上に形成された第2の化合物半導体バッファ層53と、第2の化合物半導体バッファ層53上に形成された第3の化合物半導体バッファ層54と、第3の化合物半導体バッファ層54上に形成された第1の化合物半導体エピタキシャル層55と、第1の化合物半導体エピタキシャル層55上に形成された第2の化合物半導体エピタキシャル層56と、を含む。第1のシリコンバッファ層52と第2の化合物半導体バッファ層53とは、バッファ層内で貫通転位を互いに結合させて貫通転位の密度を低減させることができる。第3の化合物半導体バッファ層54は、バッファ層内の残りの貫通転位の密度を除去するために用いることができる。第1の化合物半導体エピタキシャル層55は、第2の化合物半導体エピタキシャル層56の成長に必要な単結晶構造を提供するために用いる。
続いて、図3を参照する。図3は、本発明の一実施形態による化合物半導体エピタキシャルウェハ50のメタモルフィックX線ロッキングカーブ法(metamorphic X−ray rocking curve)により測定した値を示すグラフである。図3に示すように、ガリウム砒素からなる化合物半導体エピタキシャル層の半値全幅(Full Width at Half Maximum:FWHM)は僅か55arcsecである。ロッキングカーブ(rocking curve)の半値全幅は、エピタキシャルウェハ内部の結晶方向が散乱構造(mosaic)であることを表す。即ち、半値全幅が広いほどエピタキシャルウェハ内部の結晶方向が散乱していることを表し、半値全幅が狭いほどエピタキシャルウェハ内部の結晶方向が規則的であることを表している。本実施形態の金属基板上に成長させる化合物半導体エピタキシャルウェハの半値全幅は僅か55arcsecであるため、エピタキシャルウェハ内部の結晶方向は非常に規則的であり、エピタキシャルの品質が高いことを表している。
続いて、図4を参照する。図4は、本発明の他の実施形態による太陽電池エピタキシャルウェハ60を示す断面図である。図4に示すように、太陽電池エピタキシャルウェハ60は、本実施形態の化合物半導体エピタキシャルウェハ50上に1層のバックサイドフィールドエピタキシャル層(backside field epitaxial layer)61をエピタキシャル成長させてから、ベース層(base layer)62、エミッタ層(emitter layer)63、窓層(window layer)64およびコンタクト層(contact layer)65を順次エピタキシャル成長させて形成した太陽電池構造である。
当該分野の技術を熟知するものが理解できるように、本発明の好適な実施形態を前述の通り開示したが、これらは決して本発明を限定するものではない。本発明の主旨と範囲を脱しない範囲内で各種の変更や修正を加えることができる。従って、本発明の特許請求の範囲は、このような変更や修正を含めて広く解釈されるべきである。
本発明は、化合物半導体エピタキシャルウェハおよびその製造方法関連の技術分野に適用可能である。
50 化合物半導体エピタキシャルウェハ
51 金属基板
52 第1のシリコンバッファ層
53 第2の化合物半導体バッファ層
54 第3の化合物半導体バッファ層
55 第1の化合物半導体エピタキシャル層
56 第2の化合物半導体エピタキシャル層
60 太陽電池エピタキシャルウェハ
61 バックサイドフィールドエピタキシャル層
62 ベース層
63 エミッタ層
64 窓層
65 コンタクト層

Claims (13)

  1. 金属基板上に1層のシリコン薄膜を堆積し、厚さ15Å〜25Åの第1のシリコンバッファ層を形成する工程と、
    前記第1のシリコンバッファ層上に1層の化合物半導体薄膜を堆積し、厚さ10μm〜20μmの第2の化合物半導体バッファ層を形成する工程と、
    前記第2の化合物半導体バッファ層上に1層の化合物半導体薄膜を堆積し、厚さ50Å〜200Åの第3の化合物半導体バッファ層を形成する工程と、
    前記第3の化合物半導体バッファ層上に1層の化合物半導体薄膜をエピタキシャル成長させ、厚さ1.5μm〜2μmの第1の化合物半導体エピタキシャル層を形成する工程と、
    1回目の熱処理工程を行う工程と、
    前記第1の化合物半導体エピタキシャル層上に1層の化合物半導体薄膜をエピタキシャル成長させ、第2の化合物半導体エピタキシャル層を形成する工程と、
    2回目の熱処理工程を行い、化合物半導体エピタキシャルウェハを得る工程と、を含み、
    前記1回目の熱処理工程および前記2回目の熱処理工程は、4回〜8回の冷熱サイクルを低温200℃、高温800℃で行うサイクルアニール熱処理工程であることを特徴とする化合物半導体エピタキシャルウェハの製造方法。
  2. 前記化合物半導体薄膜は、ガリウム砒素、アルミニウム砒素、ガリウムリン、インジウム砒素、インジウムリンのIII−V族化合物半導体の二元材料またはこれらの組合せからなる三元材料または四元材料であることを特徴とする請求項1に記載の化合物半導体エピタキシャルウェハの製造方法。
  3. 前記堆積工程は、有機金属化学気相成長法を用いることを特徴とする請求項1に記載の化合物半導体エピタキシャルウェハの製造方法。
  4. 前記エピタキシャル成長工程は、分子線エピタキシー法を用いることを特徴とする請求項1に記載の化合物半導体エピタキシャルウェハの製造方法。
  5. 前記第1のシリコンバッファ層の堆積工程は、580℃〜600℃で行うことを特徴とする請求項1に記載の化合物半導体エピタキシャルウェハの製造方法。
  6. 前記第2の化合物半導体バッファ層の堆積工程は、380℃〜400℃で行うことを特徴とする請求項1に記載の化合物半導体エピタキシャルウェハの製造方法。
  7. 前記第3の化合物半導体バッファ層の堆積工程は、400℃〜450℃で行うことを特徴とする請求項1に記載の化合物半導体エピタキシャルウェハの製造方法。
  8. 前記第1の化合物半導体エピタキシャル層のエピタキシャル工程は、650℃で行うことを特徴とする請求項1に記載の化合物半導体エピタキシャルウェハの製造方法。
  9. 前記第2の化合物半導体エピタキシャル層のエピタキシャル工程は、710℃で行うことを特徴とする請求項1に記載の化合物半導体エピタキシャルウェハの製造方法。
  10. 前記第2の化合物半導体エピタキシャル層の厚さは1.5μm〜2μmであることを特徴とする請求項1に記載の化合物半導体エピタキシャルウェハの製造方法。
  11. 金属基板と、
    前記金属基板上に形成された厚さ15Å〜25Åの第1のシリコンバッファ層と、
    前記第1のシリコンバッファ層上に形成された厚さ10μm〜20μmの第2の化合物半導体バッファ層と、
    前記第2の化合物半導体バッファ層上に形成された厚さ50Å〜200Åの第3の化合物半導体バッファ層と、
    前記第3の化合物半導体バッファ層上に形成された厚さ1.5μm〜2μmの第1の化合物半導体エピタキシャル層と、
    前記第1の化合物半導体エピタキシャル層上に形成された第2の化合物半導体エピタキシャル層と、を備えることを特徴とする化合物半導体エピタキシャルウェハ。
  12. 前記第2の化合物半導体バッファ層、前記第3の化合物半導体バッファ層、前記第1の化合物半導体エピタキシャル層、前記第2の化合物半導体エピタキシャル層は、ガリウム砒素、アルミニウム砒素、ガリウムリン、インジウム砒素、インジウムリンのIII−V族化合物半導体の二元材料またはこれらの組合せからなる三元材料または四元材料であることを特徴とする請求項11に記載の化合物半導体エピタキシャルウェハ。
  13. 前記第2の化合物半導体エピタキシャル層の厚さは1.5μm〜2μmであることを特徴とする請求項11に記載の化合物半導体エピタキシャルウェハ。
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