JP5032522B2

JP5032522B2 - 化合物半導体エピタキシャルウェハおよびその製造方法

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Publication number: JP5032522B2
Application number: JP2009043766A
Authority: JP
Inventors: 林健峯
Original assignee: Pacific Speed Ltd
Current assignee: Pacific Speed Ltd
Priority date: 2009-02-26
Filing date: 2009-02-26
Publication date: 2012-09-26
Anticipated expiration: 2029-02-26
Also published as: JP2010199375A

Description

本発明は、化合物半導体およびその製造方法に関し、特に金属基板上に堆積させる化合物半導体エピタキシャルウェハおよびその製造方法に関する。

光電および通信産業の急速な発展に伴い、化合物半導体（例えば、ガリウム砒素（ＧａＡｓ）など）のＩＩＩ−Ｖ族化合物は、その直接バンドギャップ（ｄｉｒｅｃｔｂａｎｄ−ｇａｐ）、高いキャリア移動度（ｃａｒｒｉｅｒｍｏｂｉｌｉｔｙ）、ＩＩＩ−Ｖ族化合物の化学組成調整によって得られたバンドギャップが異なる材料など、特性が優れていることから光電および通信コンポーネントの主な基板として用いられている。

ＩＩＩ−Ｖ族化合物半導体の光電および通信コンポーネントは、主にガリウム砒素（ＧａＡｓ）、ガリウムリン（ＧａＰ）、インジウムリン（ＩｎＰ）などのＩＩＩ−Ｖ族化合物からなる基板に格子整合したエピタキシャル成長を行って製作する。現在、ＩＩＩ−Ｖ族化合物半導体基板は、直径が４インチ以下であり、ガリウム砒素（ＧａＡｓ）またはゲルマニウム（Ｇｅ）からなる基板または単結晶シリコン（Ｓｉ）からなる基板であるものがほとんどであった。

しかし、バッファ層とＩＩＩ−Ｖ族化合物半導体材料との間には、格子不整合、熱膨張係数（ｔｈｅｒｍａｌｅｘｐａｎｓｉｏｎｃｏｅｆｆｉｃｉｅｎｔ）の差異などの問題が発生することがあった。例えば、シリコンバッファ層とガリウム砒素材料とは、格子定数の差異が２５℃のときに約４．１％であり、シリコンバッファ層とガリウム砒素材料とは、熱膨張係数の差異が２５℃のときに約６２％であった。そのため、バッファ層上にＩＩＩ−Ｖ化合物半導体材料をエピタキシャル成長させると、格子不整合、熱膨張係数の差異などの問題により、化合物半導体エピタキシャル層内に貫通転位（ｔｈｒｅａｄｉｎｇｄｉｓｌｏｃａｔｉｏｎ）が形成され、結晶品質に不良を生じさせることがあった。

そのため、化合物半導体エピタキシャルウェハ、製造工程、エピタキシャル構造および冷熱サイクルアニール熱処理工程のそれぞれにおいてエピタキシャルウェハの結晶体の品質に影響を与えることがあった。

本発明の目的は、金属基板の材料を改良するとともに、エピタキシャル構造および冷熱サイクルアニール熱処理の工程を改良することにより、結晶の品質を向上させ、工程を簡略化し、コストを下げることが可能な化合物半導体エピタキシャルウェハおよびその製造方法を提供することにある。

上記課題を解決するために、本発明の第１の形態によれば、金属基板上に１層のシリコン薄膜を堆積し、第１のシリコンバッファ層を形成する工程と、前記第１のシリコンバッファ層上に１層の化合物半導体薄膜を堆積し、第２の化合物半導体バッファ層を形成する工程と、前記第２の化合物半導体バッファ層上に１層の化合物半導体薄膜を堆積し、第３の化合物半導体バッファ層を形成する工程と、前記第３の化合物半導体バッファ層上に１層の化合物半導体薄膜をエピタキシャル成長させ、第１の化合物半導体エピタキシャル層を形成する工程と、１回目の熱処理工程を行う工程と、前記第１の化合物半導体エピタキシャル層上に１層の化合物半導体薄膜をエピタキシャル成長させ、第２の化合物半導体エピタキシャル層を形成する工程と、２回目の熱処理工程を行い、化合物半導体エピタキシャルウェハを得る工程と、を含むことを特徴とする化合物半導体エピタキシャルウェハの製造方法が提供される。

また、前記化合物半導体薄膜は、ガリウム砒素、アルミニウム砒素、ガリウムリン、インジウム砒素、インジウムリンなどのＩＩＩ−Ｖ族化合物半導体の二元材料またはこれらの組合せからなる三元材料または四元材料であることが好ましい。

また、前記堆積工程は、有機金属化学気相成長法を用いることが好ましい。

また、前記エピタキシャル成長工程は、分子線エピタキシー法を用いることが好ましい。

また、前記第１のシリコンバッファ層の堆積工程は、５８０℃〜６００℃で行うことが好ましい。

また、前記第１のシリコンバッファ層の厚さは１５Å〜２５Åであることが好ましい。

また、前記第２の化合物半導体バッファ層の堆積工程は、３８０℃〜４００℃で行うことが好ましい。

また、前記第２の化合物半導体バッファ層の厚さは１０μｍ〜２０μｍであることが好ましい。

また、前記第３の化合物半導体バッファ層の堆積工程は、４００℃〜４５０℃で行うことが好ましい。

また、前記第３の化合物半導体バッファ層の厚さは５０Å〜２００Åであることが好ましい。

また、前記第１の化合物半導体エピタキシャル層のエピタキシャル工程は、６５０℃で行うことが好ましい。

また、前記第２の化合物半導体エピタキシャル層のエピタキシャル工程は、７１０℃で行うことが好ましい。

また、前記第１の化合物半導体エピタキシャル層の厚さは１．５μｍ〜２μｍであることが好ましい。

また、前記第２の化合物半導体エピタキシャル層の厚さは１．５μｍ〜２μｍであることが好ましい。

また、前記１回目の熱処理工程および前記２回目の熱処理工程は、４回〜８回の冷熱サイクルを行う高／低温サイクルアニール熱処理工程であることが好ましい。

また、本発明の第２の形態によれば、金属基板と、前記金属基板上に形成された第１のシリコンバッファ層と、前記第１のシリコンバッファ層上に形成された第２の化合物半導体バッファ層と、前記第２の化合物半導体バッファ層上に形成され、１回目の熱処理工程が行われた第３の化合物半導体バッファ層と、前記第３の化合物半導体バッファ層上に形成された第１の化合物半導体エピタキシャル層と、前記第１の化合物半導体エピタキシャル層上に形成され、２回目の熱処理工程が行われた第２の化合物半導体エピタキシャル層と、を備えることを特徴とする化合物半導体エピタキシャルウェハが提供される。

また、前記第２の化合物半導体バッファ層、前記第３の化合物半導体バッファ層、前記第１の化合物半導体エピタキシャル層、前記第２の化合物半導体エピタキシャル層は、ガリウム砒素、アルミニウム砒素、ガリウムリン、インジウム砒素、インジウムリンなどのＩＩＩ−Ｖ族化合物半導体の二元材料またはこれらの組合せからなる三元材料または四元材料であることが好ましい。

本発明の化合物半導体エピタキシャルウェハおよびその製造方法は、金属基板の材料を改良するとともに、エピタキシャル構造および冷熱サイクルアニール熱処理の工程を改良することにより、結晶の品質を向上させ、工程を簡略化し、コストを下げることができる。

本発明の一実施形態による化合物半導体エピタキシャルウェハの構造を示す断面図である。本発明の一実施形態による冷熱サイクルアニール熱処理の加熱／冷却を示すグラフである。本発明の一実施形態による化合物半導体エピタキシャルウェハのメタモルフィックＸ線ロッキングカーブ法により測定した値を示すグラフである。本発明の他の実施形態による太陽電池エピタキシャルウェハを示す断面図である。

以下、本発明の実施形態について図に基づいて説明する。なお、これによって本発明が限定されるものではない。

まず、図１を参照する。図１は、本発明の一実施形態による化合物半導体エピタキシャルウェハ５０の構造を示す断面図である。図１に示すように、本実施形態の結晶成長工程の堆積工程では、有機金属化学気相成長法を用い、エピタキシャル成長工程では、分子線エピタキシー法を用い、化合物半導体薄膜にガリウム砒素（ＧａＡｓ）を用いる。まず、結晶成長工程において金属基板５１上に堆積工程を行うとき、シラン（ＳｉＨ_４）を反応ガスとして用い、その堆積温度は約５８０℃〜６００℃である。金属基板５１上に厚さ約１５Å〜２５Åのシリコン薄膜（このシリコン薄膜は、アモルファスシリコン薄膜からなってもよい）を堆積させ、第１のシリコンバッファ層５２を形成させる。続いて、第１のシリコンバッファ層５２上に堆積工程を行う。詳しくは、トリメチルガリウム（Ｇａ（ＣＨ_３）_３）およびアルシン（ＡｓＨ_３）を反応ガスとして用い、約３８０℃〜４００℃で１層の化合物半導体薄膜を堆積させることにより厚さ約１０μｍ〜２０μmの第２の化合物半導体バッファ層５３を形成させる。続いて、第２の化合物半導体バッファ層５３上に堆積製造工程をさらに行うが、同様にトリメチルガリウムおよびアルシンを反応ガスとして用い、約４００℃〜４５０℃で１層の化合物半導体薄膜を堆積させ、厚さ約５０Å〜２００Åの第３の化合物半導体バッファ層５４を形成させる。続いて、第３の化合物半導体バッファ層５４上にエピタキシャル成長工程を行うが、同様にトリメチルガリウムおよびアルシンを反応ガスとして用い、約６５０℃で１層の化合物半導体薄膜をエピタキシャル成長させ、厚さ約１．５μｍ〜２μmの第１の化合物半導体エピタキシャル層５５を形成させる。その後、元の結晶成長工程において１回目の冷熱サイクルアニール熱処理を行う。

図２を参照する。図２は、本発明の一実施形態による冷熱サイクルアニール熱処理の加熱／冷却を示すグラフである。図２に示すように、まず、システム温度を２００℃まで下げて約７分間維持してから８００℃まで加熱して約５分間維持する。その後、システム温度を再び２００℃まで下げて５分間維持してから８００℃まで加熱して約５分間維持する。このように、約４回〜８回の高／低温サイクルアニール熱処理工程を行うと、バッファ層と第１の化合物半導体エピタキシャル層５５との間に、格子定数または熱膨張係数により貫通転位反応が発生することを防ぐことができる。

１回目の冷熱サイクルアニール熱処理を行った後、結晶成長工程の温度を約７１０℃まで冷却させてエピタキシャル成長工程を行う。このエピタキシャル成長工程では、トリメチルガリウムおよびアルシンを反応ガスとして用い、第１の化合物半導体エピタキシャル層５５上に１層の化合物半導体薄膜をエピタキシャル成長させ、厚さ約１．５μｍ〜２μｍの第２の化合物半導体エピタキシャル層５６を形成させてもよい。続いて、結晶成長工程において２回目の冷熱サイクルアニール熱処理を行う。図２に示すように、まず、システム温度を２００℃まで下げて約７分間維持してから８００℃まで加熱して約５分間維持する。その後、システム温度を再び２００℃まで下げて５分間維持してから８００度まで加熱して約５分間維持する。このように、約４回〜８回の高／低温サイクルアニール熱処理工程を行うことにより、第２の化合物半導体エピタキシャル層５６に貫通転位が発生することを防ぐとともに、金属基板５１と第２の化合物半導体エピタキシャル層５６との間に発生する応力を全て除去することもできる。

本実施形態の化合物半導体薄膜はガリウム砒素からなるが、当然、アルミニウム砒素（ＡｌＡｓ）、ガリウムリン（ＧａＰ）、インジウム砒素（ＩｎＡｓ）、インジウムリン（ＩｎＰ）などのＩＩＩ−Ｖ族化合物半導体の二元材料またはこれらの組合せからなる三元材料または四元材料からなってもよい。

本実施形態による化合物半導体エピタキシャルウェハの製造方法は、主に、以下の工程を含む。金属基板５１上に１層のシリコン薄膜を堆積させて第１のシリコンバッファ層５２を形成し、その後、第１のシリコンバッファ層５２上に１層の化合物半導体薄膜を堆積させることにより第２の化合物半導体バッファ層５３を形成する。その後、第２の化合物半導体バッファ層５３上に１層の化合物半導体薄膜を堆積させることにより第３の化合物半導体バッファ層５４を形成する。その後、第３の化合物半導体バッファ層５４上に１層の化合物半導体薄膜をエピタキシャル成長させることにより第１の化合物半導体エピタキシャル層５５を形成してから１回目の熱処理工程を行い、その後、第１の化合物半導体エピタキシャル層５５上に１層の化合物半導体薄膜をエピタキシャル成長させて第２の化合物半導体エピタキシャル層５６を形成してから２回目の熱処理工程を行う。このように、品質が良好な化合物半導体エピタキシャルウェハ５０を得る。この結晶成長工程では、堆積工程に有機金属化学気相成長法を用いるが、エピタキシャル成長工程には分子線エピタキシー法を用いる。

本実施形態の金属基板を構成する化合物半導体エピタキシャルウェハ５０は、金属基板５１と、金属基板５１上に形成された第１のシリコンバッファ層５２と、第１のシリコンバッファ層５２上に形成された第２の化合物半導体バッファ層５３と、第２の化合物半導体バッファ層５３上に形成された第３の化合物半導体バッファ層５４と、第３の化合物半導体バッファ層５４上に形成された第１の化合物半導体エピタキシャル層５５と、第１の化合物半導体エピタキシャル層５５上に形成された第２の化合物半導体エピタキシャル層５６と、を含む。第１のシリコンバッファ層５２と第２の化合物半導体バッファ層５３とは、バッファ層内で貫通転位を互いに結合させて貫通転位の密度を低減させることができる。第３の化合物半導体バッファ層５４は、バッファ層内の残りの貫通転位の密度を除去するために用いることができる。第１の化合物半導体エピタキシャル層５５は、第２の化合物半導体エピタキシャル層５６の成長に必要な単結晶構造を提供するために用いる。

続いて、図３を参照する。図３は、本発明の一実施形態による化合物半導体エピタキシャルウェハ５０のメタモルフィックＸ線ロッキングカーブ法（ｍｅｔａｍｏｒｐｈｉｃＸ−ｒａｙｒｏｃｋｉｎｇｃｕｒｖｅ）により測定した値を示すグラフである。図３に示すように、ガリウム砒素からなる化合物半導体エピタキシャル層の半値全幅（ＦｕｌｌＷｉｄｔｈａｔＨａｌｆＭａｘｉｍｕｍ：ＦＷＨＭ）は僅か５５ａｒｃｓｅｃである。ロッキングカーブ（ｒｏｃｋｉｎｇｃｕｒｖｅ）の半値全幅は、エピタキシャルウェハ内部の結晶方向が散乱構造（ｍｏｓａｉｃ）であることを表す。即ち、半値全幅が広いほどエピタキシャルウェハ内部の結晶方向が散乱していることを表し、半値全幅が狭いほどエピタキシャルウェハ内部の結晶方向が規則的であることを表している。本実施形態の金属基板上に成長させる化合物半導体エピタキシャルウェハの半値全幅は僅か５５ａｒｃｓｅｃであるため、エピタキシャルウェハ内部の結晶方向は非常に規則的であり、エピタキシャルの品質が高いことを表している。

続いて、図４を参照する。図４は、本発明の他の実施形態による太陽電池エピタキシャルウェハ６０を示す断面図である。図４に示すように、太陽電池エピタキシャルウェハ６０は、本実施形態の化合物半導体エピタキシャルウェハ５０上に１層のバックサイドフィールドエピタキシャル層（ｂａｃｋｓｉｄｅｆｉｅｌｄｅｐｉｔａｘｉａｌｌａｙｅｒ）６１をエピタキシャル成長させてから、ベース層（ｂａｓｅｌａｙｅｒ）６２、エミッタ層（ｅｍｉｔｔｅｒｌａｙｅｒ）６３、窓層（ｗｉｎｄｏｗｌａｙｅｒ）６４およびコンタクト層（ｃｏｎｔａｃｔｌａｙｅｒ）６５を順次エピタキシャル成長させて形成した太陽電池構造である。

当該分野の技術を熟知するものが理解できるように、本発明の好適な実施形態を前述の通り開示したが、これらは決して本発明を限定するものではない。本発明の主旨と範囲を脱しない範囲内で各種の変更や修正を加えることができる。従って、本発明の特許請求の範囲は、このような変更や修正を含めて広く解釈されるべきである。

本発明は、化合物半導体エピタキシャルウェハおよびその製造方法関連の技術分野に適用可能である。

５０化合物半導体エピタキシャルウェハ
５１金属基板
５２第１のシリコンバッファ層
５３第２の化合物半導体バッファ層
５４第３の化合物半導体バッファ層
５５第１の化合物半導体エピタキシャル層
５６第２の化合物半導体エピタキシャル層
６０太陽電池エピタキシャルウェハ
６１バックサイドフィールドエピタキシャル層
６２ベース層
６３エミッタ層
６４窓層
６５コンタクト層

Claims

金属基板上に１層のシリコン薄膜を堆積し、厚さ１５Å〜２５Åの第１のシリコンバッファ層を形成する工程と、
前記第１のシリコンバッファ層上に１層の化合物半導体薄膜を堆積し、厚さ１０μｍ〜２０μｍの第２の化合物半導体バッファ層を形成する工程と、
前記第２の化合物半導体バッファ層上に１層の化合物半導体薄膜を堆積し、厚さ５０Å〜２００Åの第３の化合物半導体バッファ層を形成する工程と、
前記第３の化合物半導体バッファ層上に１層の化合物半導体薄膜をエピタキシャル成長させ、厚さ１．５μｍ〜２μｍの第１の化合物半導体エピタキシャル層を形成する工程と、
１回目の熱処理工程を行う工程と、
前記第１の化合物半導体エピタキシャル層上に１層の化合物半導体薄膜をエピタキシャル成長させ、第２の化合物半導体エピタキシャル層を形成する工程と、
２回目の熱処理工程を行い、化合物半導体エピタキシャルウェハを得る工程と、を含み、
前記１回目の熱処理工程および前記２回目の熱処理工程は、４回〜８回の冷熱サイクルを低温２００℃、高温８００℃で行うサイクルアニール熱処理工程であることを特徴とする化合物半導体エピタキシャルウェハの製造方法。
前記化合物半導体薄膜は、ガリウム砒素、アルミニウム砒素、ガリウムリン、インジウム砒素、インジウムリンのＩＩＩ−Ｖ族化合物半導体の二元材料またはこれらの組合せからなる三元材料または四元材料であることを特徴とする請求項１に記載の化合物半導体エピタキシャルウェハの製造方法。
前記堆積工程は、有機金属化学気相成長法を用いることを特徴とする請求項１に記載の化合物半導体エピタキシャルウェハの製造方法。
前記エピタキシャル成長工程は、分子線エピタキシー法を用いることを特徴とする請求項１に記載の化合物半導体エピタキシャルウェハの製造方法。
前記第１のシリコンバッファ層の堆積工程は、５８０℃〜６００℃で行うことを特徴とする請求項１に記載の化合物半導体エピタキシャルウェハの製造方法。
前記第２の化合物半導体バッファ層の堆積工程は、３８０℃〜４００℃で行うことを特徴とする請求項１に記載の化合物半導体エピタキシャルウェハの製造方法。
前記第３の化合物半導体バッファ層の堆積工程は、４００℃〜４５０℃で行うことを特徴とする請求項１に記載の化合物半導体エピタキシャルウェハの製造方法。
前記第１の化合物半導体エピタキシャル層のエピタキシャル工程は、６５０℃で行うことを特徴とする請求項１に記載の化合物半導体エピタキシャルウェハの製造方法。
前記第２の化合物半導体エピタキシャル層のエピタキシャル工程は、７１０℃で行うことを特徴とする請求項１に記載の化合物半導体エピタキシャルウェハの製造方法。
前記第２の化合物半導体エピタキシャル層の厚さは１．５μｍ〜２μｍであることを特徴とする請求項１に記載の化合物半導体エピタキシャルウェハの製造方法。
金属基板と、
前記金属基板上に形成された厚さ１５Å〜２５Åの第１のシリコンバッファ層と、
前記第１のシリコンバッファ層上に形成された厚さ１０μｍ〜２０μｍの第２の化合物半導体バッファ層と、
前記第２の化合物半導体バッファ層上に形成された厚さ５０Å〜２００Åの第３の化合物半導体バッファ層と、
前記第３の化合物半導体バッファ層上に形成された厚さ１．５μｍ〜２μｍの第１の化合物半導体エピタキシャル層と、
前記第１の化合物半導体エピタキシャル層上に形成された第２の化合物半導体エピタキシャル層と、を備えることを特徴とする化合物半導体エピタキシャルウェハ。
前記第２の化合物半導体バッファ層、前記第３の化合物半導体バッファ層、前記第１の化合物半導体エピタキシャル層、前記第２の化合物半導体エピタキシャル層は、ガリウム砒素、アルミニウム砒素、ガリウムリン、インジウム砒素、インジウムリンのＩＩＩ−Ｖ族化合物半導体の二元材料またはこれらの組合せからなる三元材料または四元材料であることを特徴とする請求項１１に記載の化合物半導体エピタキシャルウェハ。
前記第２の化合物半導体エピタキシャル層の厚さは１．５μｍ〜２μｍであることを特徴とする請求項１１に記載の化合物半導体エピタキシャルウェハ。