JPS63239922A - エピタキシヤル成長結晶体 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、ヘテロエピタキシャル成長技術。

特に、シリコン基板上にガリウム・ひ素（Ｇ　ａ　Ａ　
ｓ　）のような化合物半導体のエピタキシャル層を形成
する場合に適用して有効な技術に関し、例えば太陽電池
、半導体レーザ、高周波用ＦＥＴ等の半導体デバイスの
基板の形成に利用して効果的な技術に関する。

［従来の技術］ ガリウム・ひ素（以下、ＧａＡｓ層と記す）のような化
合物半導体を用いたデバイスは、シリコン・デバイスで
は実現の難しい発光特性や高速性が得られる利点がある
。しかしながら熱伝導率や強度、コストの面においてシ
リコン・デバイスに比べて不利となる。従って、シリコ
ン基板上にＧａ　Ａ　ｓ層を形成させることができれば
、両方の利点を活かすことができる。

ところが、シリコン基板上にＧ　ａ　Ａ　ｓ層を形成す
る場合、両者の格子定数の差が約４％、また熱膨張係数
が約２．５倍と大きいことから、直接シリコン基板上に
Ｇ　ａ　Ａ　ｓ層を成長させると、クラック等の欠陥が
生じてしまう。

そこで、シリコン基板の上にバッファ層を形成し、その
上にＧ　ａ　Ａ　ｓ層をエピタキシャル成長させること
で格子定数及び熱膨張係数の違いによる欠点を解消し、
良質な単結晶Ｇ　ａ　Ａ　ｓ層を得る技術が種々提案さ
れている。

現在のところ、上記バッファ層として、ゲルマニウム層
を入れる方式、歪超格子を入れる方式（特開昭６１−９
１０９８号）、多結晶Ｇ　ａ　Ａ　ｓを用いた２段階成
長法（（日経マグロウヒル社。

１９８６年１月発行「日経マイクロデバイス」第１１３
頁〜１２６頁参照）等がある。

ところで、上記方式のうちゲルマニウム・バッファ層を
用いる方法は、シリコン基板上に、ＧａＡｓに近い格子
定数をもつゲルマニウム層を蒸着させるもので、ゲルマ
ニウム層上に良質なＧａＡｓエピタキシャル層が成長さ
れる。しかしながら、この方法においては、ゲルマニウ
ム層を形成する工程とＧ　ａ　Ａ　ｓ層を形成する工程
とで装置を換える必要があるためプロセスが複雑となる
。

一方、多結晶ＧａＡｓを用いた２段階成長法は。

第４図に示すように、シリコン基板１上に、先ず４００
〜４５０℃の低温で約２００人の薄い多結晶Ｇ　ａ　Ａ
　ｓ層４を形成し、その後７００〜７５０℃の高温でＧ
　ａ　Ａ　ｓエピタキシャル層２を成長させる方法であ
る。この方法にあってはプロセスは簡略化されるが、Ｇ
ａＡｓエピタキシャル層２の膜厚を４μｍにするとクラ
ックが生じるという問題がある。

また、歪超格子をバッファ層とする方式は、第３図に示
すように、Ｇ　ａ　Ｐ　、　Ｇ　ａ　Ｐ　／　Ｇ　ａ　
Ａ　ｓ　Ｐ　。

ＧａＡｓＰ／ＧａＡｓ等の超格子層３を、シリコン基板
１とＧ　ａ　Ａ　ｓ層２との間に入れて、格子定数を徐
々にシリコンからＧａＡｓへ近づけていくことにより歪
を解消させるものである。

〔発明が解決しようとする問題点］ 上記２段階成長法に従うと、確かにプロセスは簡略化さ
れる。しかしながら、この方法によるデバイスはシリコ
ン基板上にＧ　ａ　Ａ　ｓ層が形成された構造であるた
め、格子定数および熱膨張係数の違いによって応力が発
生して基板の反りが大きくなってしまう。そのため、前
述したようにＧａＡｓ層２を４．０μｍ以上にするとク
ラックが生じるという問題点がある。

また、従来のへテロエピタキシャル成長法は、いずれも
Ｇ　ａ　Ａ　ｓエピタキシャル層の表面粗さが、熱処理
温度等プロセス条件に依存し、良好な平坦性が得られて
いなかった。

この発明は、プロセスの簡略化よりもむしろエピタキシ
ャル層の表面粗さや基板の反り等その後形成されるデバ
イスの性能や歩留まり等の原因に着目してなされたもの
で、その目的とするところは、ヘテロエピタキシーにお
いてエピタキシャル成長層の表面粗さを低減すると共に
、基板の反りを減少させてクラック等の欠陥の発生を防
止し、またエッチピットを低減して、より精密、微細な
デバイスを形成できるようにすることにある。

［問題点を解決するための手段］ そこでこの発明は、シリコンのような結晶基板とその上
に形成されるエピタキシャル成長層との間に、少なくと
も超格子層および低温下で成長された半導体層（以下、
低温成長層と称する）を、バッファ層として介在させる
ようにするものである。

［作用コ 上記手段によると、結晶基板とその上のエピタキシャル
成長層との中間の超格子層は格子定数を徐々に結晶基板
からエピタキシャル成長層に近づけて歪を吸収し、また
低温成長層は格子不整合に起因して発生する転位を吸収
するという超格子層と低温成長層の異なる緩衝作用の相
乗効果によって、エピタキシャル成長層の表面粗さを低
減すると共に基板の反りを減少させてクラック等の欠陥
の発生を防止し、またエッチビットを低減させるという
上記目的を達成することができる。

［実施例１コ 第１図には、本発明の一実施例を示す。この実施例は、
シリコン基板上にＧａＡｓエピタキシャル層を成長させ
てヘテロ接合構造の結晶体を形成する場合に本発明を適
用したものを示す。

この実施例の結晶構造では、シリコン基板１の上に、シ
リコンと略格子定数が等しい膜厚約０゜０５μｍのＧａ
Ｐ　（リン化ガリウム）層３ａが形成され、その上にＧ
　ａ　Ｐ　／　Ｇ　ａ　Ａ　ｓ　Ｐ超格子を５周期成長
させた第１超格子層３ｂと、ＧａＡｓ層２　Ｇ　ａ　Ａ
　ｓ超格子を５周期成長させた第２超格子層３ｃとが形
成され、さらにその上に、低温下で成長された膜厚０．
０５μｍのＧ　ａ　Ａ　ｓ層４を介して通常のＧ　ａ　
Ａ　ｓ層２が２μｍ以上の厚みに形成されている。

上記のような結晶構造は、例えば有機金属化学気相成長
法（以下、ＭＯＣＶＤ法と称する）を用いて１次のよう
にして形成される。

先ず、（１００）２°ｏｆｆ面が主面となるように切断
されたシリコン基板１の表面を、トリクロロエタンおよ
びメチルアルコールで脱脂し、フッ酸水溶液（ＨＦ　：
　Ｈ２０＝１　：　１）で１分間エツチングを施した後
、例えば、横型常圧誘導加熱炉を有するエピタキシャル
成長装置の反応炉内のサセプタ上にセットする。それか
ら、ＰＨ，（ホスフィン）を１０１００５ｃ流しながら
９５０℃の温度で１０分間熱処理を行なった後１反応炉
内を９００℃に保って、ａ　ａ　［ＣＨ３］　ａ　（ト
リメチルガリウム）を３ｓｃｃｘ、またＰＨ３を１１０
０５ｃｃ流してＧａＰ層を膜厚０．０５μｍまで成長さ
せる。次に、反応炉を６８０℃に保って上記原料量とＴ
ＭＧ（トリメチルガリウム）　−３ｓｅ　ｃ　ｓ、　Ａ
　ｓ　Ｈｓ　（アルシン）　　　３０ｓｃｃｍ、ＰＨ，
１１００５ｃｃなる原料量とを交互に流して、ＧａＰ／
ＧａＡＳｏｓＰｏｓ超格子を５周期成長させた後、同一
温度条件下でＧ　ａ　Ａ　９ｏｓＰｏｓ／Ｇ　ａ　Ａ　
ｓ超格子を５周期成長させる。

ＧａＡｓｏｉＰ＋＋ｓ／ＧａＡｓ超格子は、ＴＭＧ−３
ｓ　ｃ　ｃ　Ｍ、　ＡｓＨ，−３０ｓ　ｅ　ｃ　Ｍ、　
ＰＨ，−１００８８ＣＭなる原料量と、ＴＭＧ−１０ｓ
ｃｃＭ、ＡｓＨ３−２００ｓｃｃｙなる原料量とを交互
に反応炉に流して行なう。

それから、炉内を４５０℃のような低温にして、ＴＭＧ
を１１０５ｃｃ、ＡｓＨ，を２００ｓｅｃＭ流して、Ｇ
ａＡｓ層４を０．０５μｍ成長させる。

このとき成長されるＧ　ａ　Ａ　ｓ層４はアモルファス
状態である。そして、その後、炉内を６５０℃の高温に
して同一原料を同じ量だけ流してやることにより、Ｇ　
ａ　Ａ　ｓ層２を所望の厚み（２μｍ〜５μｍ）成長さ
せる。このとき成長するＧ　ａ　Ａ　ｓ層２は単結晶で
ある。

本発明者は、上記成長法により、得られた結晶構造が単
結晶であることを、高速反射電子線回折（ＲＨＥＥＤ）
により確認した。

上記のようにして形成された第１図に示す結晶構造につ
いて表面観察、測定を行なったところ、表面粗さが従来
の第３図や第４図の結晶構造のものに比べて低減してい
ることが分かった。

第５図にＧ　ａ　Ａ　ｓ層４の表面の凹凸の大きさの最
大値−最小値で表した表面粗さと膜厚との関係を示す。

同図において、○印は本実施例を適用した結晶構造につ
いての測定値をプロットしたもの、また・印と０印は、
従来の超格子のみをバッファ層とした歪超格子法による
結晶構造と２段階成長法による結晶構造についての測定
値を各々プロットしたものである。このグラフからも分
かるように、第３図や第４図に示す従来の結晶構造では
破線Ａで示すように膜厚が大きくなるほど表面粗さが粗
くなる傾向を有するのに対し、上記実施例の結晶構造で
は、実線Ｂで示すようにＧａＡｓ層２の膜厚にかかわら
ず表面粗さは略一定になる傾向を有する。つまり、Ｇａ
Ａｓ層２を１．５μｍ以上にした場合に表面粗さは従来
に比べて良好となることが分かる。

また、本実施例の結晶構造と従来の結晶構造について、
基板の反りとＧａＡｓ層２の厚みとの関係について調べ
たとところ、第６図に示すような結果が得られた。第６
図は、基板の大きさと反りとの比を縦軸にとり、ＧａＡ
ｓ層２の厚みを横軸にとって表したものであり１曲線ａ
は超格子層をバッファ層とした第３図の構造１曲線すは
２段階成長法による第４図の構造、直線Ｃは本実施例を
適用した構゛造における２反りと膜厚の関係を各々示す
、なお、第６図においては、縦軸に沿って上にいくほど
基板単位長さ当りの反りが小さくなることを意味する。

同図より、Ｇ　ａ　Ａ　ｓ層２の膜厚が３μｍ以上にな
ると、本実施例の結晶構造の方が従来に比べて反りが小
さくなったことが分かる。

さらに、本実施例と従来の２段階成長法（第４図）を適
用したものについて、溶融ＫＯＨ法によりエツチングを
行って、現われたエッチピットを比較したところ、２段
階成長法によるものの密度が１０８個／■２に対し１本
実施例によるものの密度は１０６個／ロ２に減少してい
ることが分かった。

また、第７図（Ａ）に従来の２段階成長法を適用して得
られた結晶体を溶融ＫＯＨでエツチングした場合の結晶
表面の顕微鏡写真を、第７図（Ｂ）に本実施例を適用し
て得られた結晶体を溶融ＫＯＨでエツチングした場合の
結晶表面の顕微鏡写真をそれぞれ示す。

同図より本実施例の結晶体のエッチピット密度の方が明
らかに低いことが分かる。

なお、上記実施例では超格子層３ａ〜３ＣおよびＧａＡ
ｓ層４と２をＭＯＣＶＤ法で形成すると説明したが、こ
れらはＭＢＥ法（分子線エピタキシャル成長法）により
形成するようにしてもよい。

［実施例２］ 第２図に本発明の第２の実施例を示す。

この実施例の結晶構造は、シリコン基板１上に低温下で
成長された厚み０．０５μｍのＧａＡｓ層４ａと、高温
下で成長された厚み０．０５μｍのＧａＡｓ層４ｂが形
成され、その上に第１の実施例と同じＧａＰ層３ａ、Ｇ
ａＰ／ＧａＡｓＰ超格子層３ｂ、ＧａＡｓＰ／ＧａＡｓ
超格子層３ｃからなるバッファ層を介してＧ　ａ　Ａ　
ｓエピタキシャル層２が成長された構造となっている。

上記結晶構造を得るには、第１実施例と同様の前処理を
行なった後、基板を反応炉に入れ、先ずアルシンを１０
０ｓｃｃｙ流しながら９５０℃の温度で１０分間熱処理
を行った後、反応炉を４５０℃に保って、トリメチルガ
リウムをＬＯｓｃｃＭ、アルシンを２０Ｏ５ｃｃＭ流し
て、Ｇ　ａ　Ａ　ｓ層４ａ（アモルファス状態）を０．
０５μｍまで成長させた後、炉内を６５０’Ｃに上げて
同一原料を同じ量論してＧ　ａ　Ａ　ｓ単結晶層４ｂを
０．５μｍまで成長させる。

その後、第１の実施例と同じ条件によりＧａＰ層３ａお
よび超格子層３ｂ、３ｃを同じ厚みに成長させた後、超
格子層３ｃの上に高温（６５０℃）下でＧ　ａ　Ａ　ｓ
層２を所望の厚みに成長させることで第２図の結晶構造
となる。

上記第２の実施例の結晶構造について反りや表面粗さを
調べた結果１反りについて第６図に示した曲線ａと略一
致し、超格子のみをバッファ層とした従来の結晶構造（
第３図）とほとんで変わらないが、表面粗さは第５図に
示した実線Ｂと略一致し、第１実施例同様良好な平坦性
が得られることが分かった。第５図および第６図におい
てΔ印で示されているのが本実施例の結晶体（第２図）
についての測定値をプロットしたものである。

また、実施例の結晶体は、エッチピット密度も従来の２
段階成長法より低かった。

なお、上記実施例ではいずれも超格子層３ｂの下地に薄
いＧａＰ層３ａを入れている。ＧａＰはシリコンと格子
定数が略等しいため、シリコンと強力に接合し、これに
よって、Ｇ　ａ　Ａ　ｓ層２の刺れを防止することがで
きるが、このＧａＰ層３ａは省略してもよい（特に第２
実施例において）。

また、ＧａＰ層３ａの代わりに同様の作用をなす燐化ア
ルミニウムＡＱＰ層やＡ　Ｑ　Ｇ　ａ　Ｐ層を入れるよ
うにしてもよい。

また、上記実施例ではシリコン基板上にＧ　ａ　Ａ　ｓ
層をヘテロエピタキシャル成長させる場合を例にとって
説明したが、この発明はそれに限定されず、例えばゲル
マニウム基板その他の半導体基板あるいはサファイヤ等
絶縁体の結晶基板上にＧａＡｓ層を成長させたり、ある
いは、ＧａＡｓ以外の化合物半導体をエピタキシャル成
長させる場合に適用することができる。

［発明の効果］ 以上のごとくこの発明は、結晶基板とその上に形成され
るエピタキシャル成長層との間に、少なくとも超格子層
および低温下で成長された半導体層を、バッファ層とし
て介在させるようにしたので、結晶基板とエピタキシャ
ル層の格子不整合を充分に緩和して、エピタキシャル成
長層の表面粗さを低減すると共に基板の反りを減少させ
てクラック等の欠陥の発生を防止することができ、これ
によって、より精密、微細なデバイスを形成できるよう
になるという効果がある。

【図面の簡単な説明】

第１図は本発明の第１実施例を示す結晶構造図。 第２図は本発明の第２実施例を示す結晶構造図、第３図
は超格子をバッファ層とする従来の成長法による成長結
晶体の構造を示す結晶構造図、第４図は従来の２段階成
長法による成長結晶体の構造を示す結晶構造図、 第５図は本発明を適用した成長結晶体と従来の成長法に
よる成長結晶体の各々の表面粗さとＧａＡｓ成゛長層の
膜厚との関係を示すグラフ、第６図は本発明を適用した
成長結晶体と従来の成長法による成長結晶体の各々の反
りとＧ　ａ　Ａ　ｓ成長層の膜厚との関係を示すグラフ
、 第７図は（Ａ）は従来の２段階成長法を適用した結晶体
のＫＯＨエッチ後の表面の結晶構造を示す顕微鏡写真、 第７図（Ｂ）は第１実施例を適用した結晶体のＫ　ＯＩ
Ｉエッチ後の表面の結晶構造を示す電子顕微鏡写真であ
る。 １・・・・シリコン基板、２・・・・化合物半導体エピ
タキシャル成長層（ＧａＡｓ成長層）、３ｂ。 ３ｃ・・・・超格子層、４，４ａ・・・・低温成長層。 第１図　　　　第２図 第３図　　　　　第４図 第５図 第６図 Ｃｒｃ−Ａｓ４　　４先　４　　　（７ｂ）ｔ）第７図 （Ａ） ＣＢ）　　　　　　””’ 手続補正書（自発）

Claims (3)

【特許請求の範囲】
1. （１）結晶基板と、その上に成長される化合物半導体層
   との間に、超格子層と低温下で成長された化合物半導体
   層が、バッファ層として形成されていることを特徴とす
   るエピタキシャル成長結晶体。
2. （２）上記バッファ層は、低温成長半導体層の上に高温
   下で成長された化合物半導体層が形成され、さらにこの
   化合物半導体層の上に超格子層が形成された構造である
   ことを特徴とする特許請求の範囲第１項記載のエピタキ
   シャル成長結晶体。
3. （３）上記化合物半導体層は、ガリウム・ひ素半導体層
   であることを特徴とする特許請求の範囲第１項もしくは
   第２項記載のエピタキシャル成長結晶体。