JPH03165662A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は例えばマルチスキャンタイプのビデオプリンタ
に供給された映像信号を１水平走査期間毎にサンプルす
るためのサンプリングクロックを発生するのに使用して
好適なＰＬＬ回路に関する。

〔発明の概要〕

本発明は例えばマルチスキャンタイプのビデオプリンタ
に入力された映像信号を１水平走査期間毎にサンプルす
るためのサンプリングクロック信号を発生するＰＬＬ回
路において、この映像信号中の水平同期信号のうち１／
２水平周期の水平同期信号を除去するための除去信号と
この映像信号中の垂直同期信号を検出するためのこの水
平同期信号に基いて発生される検知信号とを発生する制
御回路を設け、この水平同期信号とこのＰＬＬ回路の帰
還信号との比較動作をこの垂直同期信号期間内には行な
わないよう制御することにより、安定したサンプリング
クロック信号を得るようにしたものである。

〔従来の技術〕

一般にマルチスキャンタイプのビデオプリンタでは１水
平期間内のサンプル数を常に一定に保ちたいため等の理
由からこのサンプリングクロック信号を得るのに例えば
、第５図に示す如きＰＬＬ回路が使用されている。即ち
第５図において、〔１〕はプリントしようとする映像信
号より分離した複合同期信号が供給される複合同期信号
入力端子を示し、この複合同期信号入力端子（１）に供
給される複合同期信号を位相比較回路（２）の一方の入
力端子に供給し、この位相比較回路（２）の出力側に得
られる誤差信号を低域通過フィルタ（３）に供給し、こ
の低域通過フィルタ（３）の出力信号を電圧制御型可変
周波数発振器（４）の制御端子に供給し、この電圧制御
型可変周波数発振器（４）の出力側に得られる発振信号
を所定の分周器（５）を介して位相比較回路（２）の他
方の入力端子に供給すると共に電圧制御型可変周波数発
振器（４）の出力側よりサンプリングクロック信号出力
端子（６）を導出する。

斯る第５図に示す如きＰＬＬ回路に依れば１水平期間内
のサンプル数を常に一定とするサンプリングクロック信
号を得ることができる。

〔発明が解決しようとする課題〕

斯る第５図に示す如きＰＬＬ回路に於いては複合同期信
号入力端子（１）に供給される水平同期信号が安定した
ものであれば安定したサンプリングクロック信号を得る
ことができる。

然しなからマルチスキャンタイプのビデオプリンタの如
く種々の複合同期信号例えば第２図Ａに示す如き垂直同
期信号の周辺に１／２水平周期の切れ込みパルスや等化
パルスが存在したり、垂直同期信号の期間の数水平周期
期間も水平同期信号がない信号等が供給され、この複合
同期信号を直接ＰＬＬ回路に供給する様にしたときには
このＰＬＬ回路よりのサンプリングクロック信号は乱れ
が非常に大きく不安定となる不都合があった。この場合
、このサンプリングクロック信号の周波数が固定であっ
たり、水平同期信号が一定であるときはＰＬＬ回路の電
圧制御型可変周波数発振器（４）の可変幅が狭いので回
路定数的に安定させることが可能だが、マルチスキャン
タイプのビデオプリンタに使用する電圧制御型可変周波
数発振器の可変幅は比較的広く、水平同期信号の周波数
も一定でないので外乱に対して非常に弱い。

そこで第６図に示す如く他のＰＬＬ回路（１０）を使用
して水平同期信号を得、この水平同期信号をＰＬＬ回路
の位相比較回路（２）の一方の入力端子に供給する様に
することが考えられる。即ち複合同期信号入力端子（１
）に供給されるプリントする映像信号より分離した複合
同期信号を他のＰＬＬ回路（１０）を構成する位相比較
回路（７）の一方の入力端子に供給し、この位相比較回
路（７）の出力側に得られる誤差信号を低域通過フィル
タ（８）を介して自由発振周波数が水平周波数の電圧制
御型可変周波数発振器（９）の制御端子に供給し、この
電圧制御型可変周波数発振器（９）の水平同期信号に同
期した発振信号を位相比較回路（７）の他方の入力端子
に供給すると共にこの水平同期信号に同期した発振信号
をサンプリングクロック信号を得るためのＰＬＬ回路の
位相比較回路（２）の一方の入力端子に供給し、この位
相比較回路（２）の出力側に得られる誤差信号を低域通
過フィルタ（３）を介して電圧制御型可変周波数発振器
（４）の制御端子に供給し、この電圧制御型可変周波数
発振器（４）の出力側に得られる発振信号を所定の分周
器〔５）を介して位相比較回路（２）の他方の入力端子
に供給すると共に電圧制御型可変周波数発振器（４）の
出力側よりサンプリングクロック信号出力端子（６）を
導出する。

斯る第６図に示す如く他のＰＬＬ回路（１０）を使用し
水平同期信号を得る様にしたときにもマルチスキャンタ
イプのビデオプリンタに於いては種々の複合同期信号が
供給されるので上述同様にこの電圧制御型可変周波数発
振器（９）が発振する発振信号即ち水平同期信号が乱れ
ジッターを発生し、斯る水平同期信号が位相比較回路（
２）に供給されるのでサンプリングクロック信号出力端
子（６）よりのサンプリングクロック信号が不安定とな
る不都合があった。

本発明は斯る点に温み常に安定したサンプリングクロッ
ク信号を得ることを目的とする。

〔課題を解決するための手段〕

本発明ＰＬＬ回路は例えば第１図に示す如く入力される
映像信号を１水平走査期間毎にサンプルするためのサン
プリングクロック信号を発生するＰＬＬ回路において、
この映像信号中の水平同期信号のうち１／２水平周期の
水平同期信号を除去するための除去信号とこの映像信号
中の垂直同期信号を検出するためのこの水平同期信号に
基いて発生させる検知信号とを発生する制御回路（１１
）、　（１２）。

（１３）、　（１４）　　を設け、この水平同期信号と
このＰＬＬ回路の帰還信号との比較動作をこの垂直同期
信号期間内には行なわないよう制御するようにしたもの
である。

〔作用〕

斯る本発明に依れば複合同期信号の水平同期信号のうち
１／２水平周期の水平同期信号を除去すると共にこの水
平同期信号とＰＬＬ回路の帰還信号との比較動作をこの
垂直同期信号期間内には行なわないようにしており、こ
の比較動作を行なわないときには電圧制御型可変周波数
発振器（４）は前の状態を維持するので、常に安定した
サンプリングクロック信号を得ることができる。

〔実施例〕

以下第１図を参照しながら本発明ＰＬＬ回路の一実施例
につき説明しよう。この第１図に於いて第５図及び第６
図に対応する部分には同一符号を付し、その詳細説明は
省略する。

本例に於いては、複合同期信号入力端子（１）に供給さ
れるプリントしようとする映像信号より分離した第２図
Ａに示す如き複合同期信号（第２図においては負方向で
示す。）をマイコンより成る水平周波数検出回路（１１
）に供給すると共に等化パルス等の１７２水平周期の水
平同期信号を除去するハーフ水平パルス除去回路（１２
）及び垂直同期信号検出回路（１３）に夫々供給する如
くする。この水平周波数検出回路（１１）においては複
合同期信号の水平同期信号の周波数即ち水平周期Ｈを検
出しその水平同期信号に同期した第２図り及び已に示す
如き１／４Ｈ幅のパルス及び３／４Ｈ幅のパルスを形成
する。このハーフ水平パルス除去回路（１２）は水平周
波数検出回路（１１）よりの３７４Ｈ幅パルスをゲート
信号として使用し、第２図Ｃに示す如く第２図Ａに示す
如き複合同期信号の等化パルス等の１７２水平周期のパ
ルスを除去する如くしたものである。

このハーフ水平パルス除去回路（１２）の出力側に得ら
れる第２図Ｃに示す如きｌ／２水平周期のパルスの除去
された水平同期信号を位相比較回路（２〕の一方の入力
端子に供給する如くする。また垂直同期信号検出回路（
１３）は水平周波数検出回路（１１）よりの第２図りに
示す如＜１／４８幅パルスの立上り時に第２図Ａに示す
如き複合同期信号がハイレベル信号“ｌ”であるかロー
レベル信号“０”であるかを判断し、その状態を次の判
断時まで持続する様にしたもので、この垂直同期信号検
出回路（１３）の出力側に得られる第２図已に示す如き
垂直同期信号をインヒピット信号形成回路（１４）を介
して位相比較回路（２）の動作・不動作を制御する制御
端子に供給し、この垂直同期信号に対応する期間この位
相比較回路（２）を不動作とし、比較動作を行なうわな
い様にする。

この位相比較回路（２）の出力側に得られる誤差信号を
低域通過フィルタ（３）をサンプリング＋ｉ　Ｎに対応
したＮ倍の水平周波数の自由発振周波数の電圧制御型可
変周波数発振器（４）に供給し、この電圧制御型可変周
波数発振器（４）の出力信号を１／Ｎ分周器（５）を介
して位相比較回路（２）の他方の入力端子に供給すると
共にこの電圧制御型可変周波数発振器（４）の出力信号
をサンプリングクロック信号出力端子（６）に供給する
如くする。

本例は上述の如く構成されているので複合同期信号入力
端子（１）に供給される複合同期信号の水平同期信号の
うち１／２水平周期のパルスがハーフ水平パルス除去回
路（１２）で除去された水平同期信号が位相比較回路（
２）の一方の入力端子に供給し、この水平同期信号と電
圧制御型可変周波数発振器（４）よりのｌ／Ｎ分周器（
５）を介した発振信号とを位相比較回路（２）で比較し
て誤差信号を得ると共にこの位相比較回路（２）を垂直
同期信号期間内には不動作とし、この垂直同期信号期間
は電圧制御型可変周波数発振器（４）はその前の状態を
維持するので、垂直同期信号の１７２水平周期の切れ込
みパルスや等化パルスに影響されることなく常に安定し
たサンプリングクロック信号を得ることができる。また
本例においては水平周波数検出回路（１１）にて水平周
波数を検出し、１／４Ｈ幅パルス及び３／４Ｈ幅パルス
を形成しているので、種々の複合同期信号が複合同期信
号入力端子（１）に供給されても安定なサンプリングク
ロック信号を得ることができ本例をマルチスキャンタイ
プのビデオプリンタに使用したときには画質の向上した
プリントを得ることができる。

また第３図は本発明の他の実施例を示し、この第３図に
つき説明するにこの第３図において第１図に対応する部
分には同一符号を付し、その詳細説明は省略する。

この第３図においてはこの複合同期信号入力端子（１）
に供給される第４図Ａに示す如き複合同期信号を位相比
較回路（２）の一方の入力端子に供給すると共に水平周
波数検出回路（１１）及び垂直同期信号検出回路（１３
）に夫々供給する。この水平周波数検出回路（１１）は
第２図りに示す如き１／４Ｈ幅のパルスを発生して垂直
同期信号検出回路（１３）に供給すると共にこの水平周
波数検出回路（１１）においてこの水平周波数のパルス
を発生し、この水平周波数のパルスをライン数カウント
回路（１５）に供給する。

この垂直同期信号検出回路（１３）はこの水平周波数検
出回路（１１）よりの１７４Ｈ幅のパルス信号の立上り
により垂直同期信号を検出して第４図Ｂに示す如き垂直
同期信号を得、この垂直同期信号をインヒビット信号形
成回路（１４）に供給すると共にこの垂直同期信号をラ
イン数カウント回路（１５）に供給する。このライン数
カウント回路（１５）は水平周波数検出回路（１１）よ
りの水平周波数のパルスをカウントし、第４図已に示す
如き垂直同期信号の初めより等化パルスのなくなるライ
ン散開ｎＨ例えば６個のパルスをカウントする間６Ｈロ
一レヘル“０°となる信号をインヒピット信号形成回路
（１４）に供給すると共に次の垂直同期信号の手前の等
化パルスが存するの前の間ｐＨ例えば３水平期間前まで
の間ｍＨハイレベル“１”となる信号をインヒビット信
号形成回路（１４）に供給し、このインヒビット信号形
成回路（１４）の出力側に第４図Ｃに示す如く垂直同期
信号を含み、この前後の等化パルスが存する期間を不動
作とするインヒビット信号を得る如くする。このインヒ
ピット信号形成回路（１４）の出力側に得られるインヒ
ビ？）信号を位相比較回路（２）の動作・不動作を制御
する制御端子に供給する如くする。その他は第１図と同
様に構成する。

斯る第３図例に於いては垂直同期信号を含む等化パルス
の存する期間、この位相比較回路（２）を不動作とし、
この聞電圧制御型可変周波数発振器（４）の発振状態を
その前の状態に持続する様にし乱れの発生する原因を取
り除いているので第１図例と同様の作用効果が得られる
ことは容易に理解できよう。

本発明は上述実施例に限ることなく本発明の要旨を逸脱
することなくその他種々の構成が取り得ることは勿論で
ある。

〔発明の効果〕

本発明に依れば種々の複合同期信号が供給されたときに
も常に安定したサンプリングクロック信号を得ることが
できる利益がある。

【図面の簡単な説明】

第１図は本発明ＰＬＬ回路の一実施例を示す構成図、第
２図は第１図の説明に供する線図、第３図は本発明の池
の実施例を示す構成図、第４図は第３図の説明に供する
線図、第５図及び第６図は夫々従来のＰＬＬ回路の例を
示す構成図である。 （１）は複合同期信号入力端子、ｒ２）は位相比較回路
、（３）は低域通過フィルタ、（４）は電圧制御型可変
周波数発振器、（５）は分周器、（６）はサンプリング
クロンク信号出力端子、（１１）は水平周波数検出回路
、（１２）はハーフ水平パルス除去回路、（１３）は垂
直同期信号検出回路、（１４）はインヒビット信号形成
回路である。

Claims (1)

【特許請求の範囲】
1. 入力された映像信号を１水平走査期間毎にサンプルする
   ためのサンプリングクロック信号を発生するＰＬＬ回路
   において、上記映像信号中の水平同期信号のうち１／２
   水平周期の水平同期信号を除去するための除去信号と上
   記映像信号中の垂直同期信号を検出するための上記水平
   同期信号に基いて発生される検知信号とを発生する制御
   回路を設け、上記水平同期信号と上記ＰＬＬ回路の帰還
   信号との比較動作を上記垂直同期信号期間内には行われ
   ないように制御するようにしたことを特徴とするＰＬＬ
   回路。