JPH03156974A - 化合物半導体絶縁ゲート型電界効果トランジスタ - Google Patents
化合物半導体絶縁ゲート型電界効果トランジスタInfo
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- JPH03156974A JPH03156974A JP29672389A JP29672389A JPH03156974A JP H03156974 A JPH03156974 A JP H03156974A JP 29672389 A JP29672389 A JP 29672389A JP 29672389 A JP29672389 A JP 29672389A JP H03156974 A JPH03156974 A JP H03156974A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、化合物半導体を用いた絶縁ゲート型電界効果
トランジスタに関し、特にインジウム（Ｉｎ）を少なく
ともその構成元素として含む化合物半導体、とりわけＩ
ｎＰを用いた高周波、高出力動作に好適な絶縁ゲート型
電界効果トランジスタに関する。
トランジスタに関し、特にインジウム（Ｉｎ）を少なく
ともその構成元素として含む化合物半導体、とりわけＩ
ｎＰを用いた高周波、高出力動作に好適な絶縁ゲート型
電界効果トランジスタに関する。
（従来の技術）
ＩｎＰは、現在マイクロ波半導体素子用材料の主流を占
めているＧａＡｓに比べても、電子飽和速度が大きく、
また熱伝導率が大きいといった特性を有しているため、
ＧａＡｓを上回る高周波動作が期待される電力用半導体
素子用材料として注目を集めている。ＩｎＰでは、Ｇａ
Ａｓの様に逆方向リーク電流の小さい良好なシミットキ
１接合を形成することが難しいため、金属／絶縁体／半
導体構造（以下ＭＩＳと略す）をゲートとする絶縁ゲー
ト型電界効果トランジスタ（以下にｌ５ＦＩＩ！Ｔと略
す）が中心に開発されてきた。
めているＧａＡｓに比べても、電子飽和速度が大きく、
また熱伝導率が大きいといった特性を有しているため、
ＧａＡｓを上回る高周波動作が期待される電力用半導体
素子用材料として注目を集めている。ＩｎＰでは、Ｇａ
Ａｓの様に逆方向リーク電流の小さい良好なシミットキ
１接合を形成することが難しいため、金属／絶縁体／半
導体構造（以下ＭＩＳと略す）をゲートとする絶縁ゲー
ト型電界効果トランジスタ（以下にｌ５ＦＩＩ！Ｔと略
す）が中心に開発されてきた。
ＩｎＰ ＭＩＳＦＥＴを実用化するにあたっての最も大
きな問題点の−っは、ドレイン電流が時間と共に変動す
るいわゆる電流ドリフトが生ずることであった。電流ド
リフトの原因については末だ不明な点も多いが、絶縁膜
／ＩｎＰ （ＩＳ界面）に存在する界面準位への電子の
充放電により、動作チャネル中の電子濃度が時間と共に
変調を受けることが主な原因の一つと考えられる。この
ため従来より、ＩＳ界面の界面準位を極力低減すべく、
種々の絶縁膜形成方法、例えば熱酸化法、陽極酸化法、
化学的気相堆積（ＣＶＯ）法、光ＣＶＤ法、プラズマＣ
ＶＤ法などにより、工ｎ２０３、陽極酸化膜、ＳｉＯ２
、Ｓｉ３Ｎ４膜といった種々の絶縁膜を形成することが
試みられてきた。
きな問題点の−っは、ドレイン電流が時間と共に変動す
るいわゆる電流ドリフトが生ずることであった。電流ド
リフトの原因については末だ不明な点も多いが、絶縁膜
／ＩｎＰ （ＩＳ界面）に存在する界面準位への電子の
充放電により、動作チャネル中の電子濃度が時間と共に
変調を受けることが主な原因の一つと考えられる。この
ため従来より、ＩＳ界面の界面準位を極力低減すべく、
種々の絶縁膜形成方法、例えば熱酸化法、陽極酸化法、
化学的気相堆積（ＣＶＯ）法、光ＣＶＤ法、プラズマＣ
ＶＤ法などにより、工ｎ２０３、陽極酸化膜、ＳｉＯ２
、Ｓｉ３Ｎ４膜といった種々の絶縁膜を形成することが
試みられてきた。
これらの方法の中で、低温堆積が可能な光ＣＶＤ法やプ
ラズマＣＶＤ法により、堆積温度が３００℃以下で形成
されたＳｉＯ□膜等では比較的良好な界面特性が報告さ
れており、事実この様なＩＳ界面を用い、ゲート金属と
してＡＱを使ったＩｎＰ ＭＩＳＦＥＴに於いては、ド
レイン電流ドリフトが約５〜１０％程度にまで改善され
てきた。
ラズマＣＶＤ法により、堆積温度が３００℃以下で形成
されたＳｉＯ□膜等では比較的良好な界面特性が報告さ
れており、事実この様なＩＳ界面を用い、ゲート金属と
してＡＱを使ったＩｎＰ ＭＩＳＦＥＴに於いては、ド
レイン電流ドリフトが約５〜１０％程度にまで改善され
てきた。
しかしながら実用的には、末だ改善の効果は不十分であ
ると言わざるを得す、これがため実用に供し得るＩｎＰ
ＭＩＳＦＥＴを製造することができないのが実情であ
った。
ると言わざるを得す、これがため実用に供し得るＩｎＰ
ＭＩＳＦＥＴを製造することができないのが実情であ
った。
この様に、従来はＭＩＳ構造のうちのＩＳ界面のみが注
目され、改善に向けての努力が行われてきたが、ＭＩ界
面については殆ど検討がなされていなかった。しかし、
ＭＩ界面はＭＩＳ構造の電気的特性に影響を及ぼすこと
は明らかで、例えば、ＡＱ／Ｓｉｎ２ＩＭ界面の場合に
は、Ａ１１とＳｊＯ□との反応によりＭＩＳ構造の電気
的特性が大きく変化することが実験的に確認されている
。従って、実用に供し得るＩｎＰ ＭＩＳＦＥＴを製造
するためには、ＭＩ界面を改善することも重要となる。
目され、改善に向けての努力が行われてきたが、ＭＩ界
面については殆ど検討がなされていなかった。しかし、
ＭＩ界面はＭＩＳ構造の電気的特性に影響を及ぼすこと
は明らかで、例えば、ＡＱ／Ｓｉｎ２ＩＭ界面の場合に
は、Ａ１１とＳｊＯ□との反応によりＭＩＳ構造の電気
的特性が大きく変化することが実験的に確認されている
。従って、実用に供し得るＩｎＰ ＭＩＳＦＥＴを製造
するためには、ＭＩ界面を改善することも重要となる。
（発明が解決しようとする課題）
以上述べたように、従来、界面準位密度の小さい、良好
な特性を有するＩＳ界面を形成すべく、種々の堆積方法
で種々の絶縁膜の堆積が試みられてきたが、従来通常用
いられてきたＡＱをゲート電極金属とした場合には、ド
レイン電流ドリフトに対する改善の効果は末だ不十分で
あった。このため、電流ドリフトが生じない良好な特性
のＭＩＳＦＥＴを実現することができなかった。
な特性を有するＩＳ界面を形成すべく、種々の堆積方法
で種々の絶縁膜の堆積が試みられてきたが、従来通常用
いられてきたＡＱをゲート電極金属とした場合には、ド
レイン電流ドリフトに対する改善の効果は末だ不十分で
あった。このため、電流ドリフトが生じない良好な特性
のＭＩＳＦＥＴを実現することができなかった。
本発明は、上記問題点を解決すべくなされたもので、Ｉ
ｎをその構成元素とする化合物半導体、とりわけＩｎＰ
を用いた高周波、高出力動作に好適な絶縁ゲート型電界
効果トランジスタを提供することを目的とする。
ｎをその構成元素とする化合物半導体、とりわけＩｎＰ
を用いた高周波、高出力動作に好適な絶縁ゲート型電界
効果トランジスタを提供することを目的とする。
（課題を解決するための手段）
上記目的を達成するために本発明では、化合物半導体層
を動作層とする絶縁ゲート型電界効果トランジスタにお
いて、ゲート絶縁体に接する少なくとも一層以上の金属
層からなるゲート電極部がＮｉ、 Ｖ、 Ｃｒ、 Ｚｒ
、 Ｎｂ、 Ｍｏ、 Ｔａ、またはり金属層のいづれか
ひとつを最下層とするものであり、トランジスタの動作
層を形成する化合物半導体が、少なくともインジウムＩ
ｎを構成元素として含むこと、或いは、ゲート絶縁体に
接する半導体層が、ＩｎＰであること、またゲート絶縁
体が、窒化燐ＰｘＮｙ（ｘ、 ｙは正の数）を最下層と
する少なくとも一層以上の絶縁体層からなることを実施
態様としている。尚、動作層を形成する半導体層と、ゲ
ート絶縁体に接する半導体層は同一の半導体で形成され
ていても、或いは異なる半導体で形成されていても良い
。
を動作層とする絶縁ゲート型電界効果トランジスタにお
いて、ゲート絶縁体に接する少なくとも一層以上の金属
層からなるゲート電極部がＮｉ、 Ｖ、 Ｃｒ、 Ｚｒ
、 Ｎｂ、 Ｍｏ、 Ｔａ、またはり金属層のいづれか
ひとつを最下層とするものであり、トランジスタの動作
層を形成する化合物半導体が、少なくともインジウムＩ
ｎを構成元素として含むこと、或いは、ゲート絶縁体に
接する半導体層が、ＩｎＰであること、またゲート絶縁
体が、窒化燐ＰｘＮｙ（ｘ、 ｙは正の数）を最下層と
する少なくとも一層以上の絶縁体層からなることを実施
態様としている。尚、動作層を形成する半導体層と、ゲ
ート絶縁体に接する半導体層は同一の半導体で形成され
ていても、或いは異なる半導体で形成されていても良い
。
（作 用）
＝４−
従来使われていたＡＱの場合には、往々にしてゲート絶
縁膜との反応が起こり、この反応によって金属／絶縁膜
界面、及び絶縁膜中に捕獲準位が形成される。また、反
応に伴う生成物が拡散によって絶縁膜／半導体界面に到
達し、そこで界面準位を形成することが起こっていた。
縁膜との反応が起こり、この反応によって金属／絶縁膜
界面、及び絶縁膜中に捕獲準位が形成される。また、反
応に伴う生成物が拡散によって絶縁膜／半導体界面に到
達し、そこで界面準位を形成することが起こっていた。
本発明者はこの、金属と絶縁膜との反応を抑止すること
を目的に、種々の金属について実験検討を重ねた結果、
Ｎｉ、またはＴａ、Ｖ、 Ｃｒ、Ｚｒ、 Ｎｂ、 Ｍｏ
などの高融点金属を、ゲート絶縁体に接するゲート電極
金属層の最下層金属として用いることにより、上”記、
金属／絶縁体（ＭＩ）界面に関する問題点を改善し得る
ことを見出だして本発明を達成するに至った。これによ
り、電流ドリフトが生じない良好な特性の阿ｌ５ＦＥＴ
を提供できる。
を目的に、種々の金属について実験検討を重ねた結果、
Ｎｉ、またはＴａ、Ｖ、 Ｃｒ、Ｚｒ、 Ｎｂ、 Ｍｏ
などの高融点金属を、ゲート絶縁体に接するゲート電極
金属層の最下層金属として用いることにより、上”記、
金属／絶縁体（ＭＩ）界面に関する問題点を改善し得る
ことを見出だして本発明を達成するに至った。これによ
り、電流ドリフトが生じない良好な特性の阿ｌ５ＦＥＴ
を提供できる。
（実施例）
以下、本発明の一つの実施例を図面を参照して説明する
。
。
第１図は、この発明に係るデイブレジョン型ＩｎＰ Ｍ
ＩＳＦＥＴの断面概略図である。この図において、■は
半絶縁性ＩｎＰ基板、２はｎ型ＩｎＰ動作層、３は窒化
燐ＰｘＮｙ（Ｘ、 ｙは正の数）を下層とし窒化珪素５
ｉＮｘ（ｘは正の数）を上層とした積層膜からなるグー
１−絶縁層、４．５はｎ型動作層にオーム性接触をなす
、それぞれソース、及びドレイン電極であり、また、６
はＮｉからなるゲート電極である。
ＩＳＦＥＴの断面概略図である。この図において、■は
半絶縁性ＩｎＰ基板、２はｎ型ＩｎＰ動作層、３は窒化
燐ＰｘＮｙ（Ｘ、 ｙは正の数）を下層とし窒化珪素５
ｉＮｘ（ｘは正の数）を上層とした積層膜からなるグー
１−絶縁層、４．５はｎ型動作層にオーム性接触をなす
、それぞれソース、及びドレイン電極であり、また、６
はＮｉからなるゲート電極である。
以下に第１図に示したＩｎＰ ＭＩＳＦＥＴの製造方法
の一例を工程順に第２図（、）〜（ｃ）によって説明す
る。
の一例を工程順に第２図（、）〜（ｃ）によって説明す
る。
先ず、第２図（ａ）に示すように半絶縁性ＩｎＰ基板１
にＳ〕イオンを加速エネルギ７０ｋｅＶでドーズ量４×
１０′２７■２注入した後、ホスフィンＰＨ３を約５Ｔ
ｏｒｒ含んだＡｒｉ囲気中で７３０℃１０分間のアニー
ルを施して注入Ｓｉを活性化させ、キャリア濃度が概略
２．５ Ｘ １０１７Ｇ−３のｎ型動作層２を形成する
。続いて、素子分離のためのメサエッチングを施した後
（図示せず）、第２図（ｂ）に示すように、プラズマ発
生部と、膜を堆積する反応部を空間的に分離した、イン
ダイレクトプラズマＣｖＤ装置を用い、基板温度９０℃
にて、窒化燐ＰｘＮｙ（ｘ、 ｙは正の数）を下層とし
窒化珪素５ｉＮｘ（ｘは正の数）を上層とじた積層膜か
らなるゲート絶縁膜を全体の厚さで６０ｎｍ堆積する。
にＳ〕イオンを加速エネルギ７０ｋｅＶでドーズ量４×
１０′２７■２注入した後、ホスフィンＰＨ３を約５Ｔ
ｏｒｒ含んだＡｒｉ囲気中で７３０℃１０分間のアニー
ルを施して注入Ｓｉを活性化させ、キャリア濃度が概略
２．５ Ｘ １０１７Ｇ−３のｎ型動作層２を形成する
。続いて、素子分離のためのメサエッチングを施した後
（図示せず）、第２図（ｂ）に示すように、プラズマ発
生部と、膜を堆積する反応部を空間的に分離した、イン
ダイレクトプラズマＣｖＤ装置を用い、基板温度９０℃
にて、窒化燐ＰｘＮｙ（ｘ、 ｙは正の数）を下層とし
窒化珪素５ｉＮｘ（ｘは正の数）を上層とじた積層膜か
らなるゲート絶縁膜を全体の厚さで６０ｎｍ堆積する。
この際、ＰｘＮｙの膜厚は１０ｎｍ以下が望ましい。次
に、第２図（Ｃ）に示すように、通常のＰＥＰ法、蒸着
法、およびリフトオフ法によって、ＡｕＧｅ／Ｐｔをソ
ース、ドレイン領域に形成し合金化熱処理を施して、ソ
ース、ドレイン電極４．５を形成する。続いて、ゲート
形成用ＰＥＰ工程、蒸着、リフトオフ工程を経てＮｉか
らなるゲート電極６を形成し、第１図に示すようなデイ
ブレジョン型ＩｎＰ ＭＩＳＦＥＴが完成する。
に、第２図（Ｃ）に示すように、通常のＰＥＰ法、蒸着
法、およびリフトオフ法によって、ＡｕＧｅ／Ｐｔをソ
ース、ドレイン領域に形成し合金化熱処理を施して、ソ
ース、ドレイン電極４．５を形成する。続いて、ゲート
形成用ＰＥＰ工程、蒸着、リフトオフ工程を経てＮｉか
らなるゲート電極６を形成し、第１図に示すようなデイ
ブレジョン型ＩｎＰ ＭＩＳＦＥＴが完成する。
尚、上記実施例ではプレーナ型のにｌ５ＦＥＴについて
説明したが、本発明のＭＩＳＦＥＴはなんらこれらに限
定されるものではなく、例えば、ゲート部にリセス構造
を採っても良いことは勿論である。なお、上記実施例で
は本発明のＭＩＳＦＥＴを製造する方法において、動作
層２は半絶縁性ＩｎＰ基板にイオン注入法によって形成
する場合を説明したが、例えば、クロライド気相成長（
ＶＰＥ）法や分子線結晶成長（ＭＢＥ） ＠などのエピ
タキシャル結晶成長技術を使って形成しても良い。更に
は、この半導体層が、− 非晶質であっても本発明の効果は基本的には変わらない
。
説明したが、本発明のＭＩＳＦＥＴはなんらこれらに限
定されるものではなく、例えば、ゲート部にリセス構造
を採っても良いことは勿論である。なお、上記実施例で
は本発明のＭＩＳＦＥＴを製造する方法において、動作
層２は半絶縁性ＩｎＰ基板にイオン注入法によって形成
する場合を説明したが、例えば、クロライド気相成長（
ＶＰＥ）法や分子線結晶成長（ＭＢＥ） ＠などのエピ
タキシャル結晶成長技術を使って形成しても良い。更に
は、この半導体層が、− 非晶質であっても本発明の効果は基本的には変わらない
。
また、最下層のゲート金属も上記実施例で説明したＮｉ
に限られることはなく、本発明の請求範囲、即ちＶ、Ｃ
ｒ、 Ｚｒ、 Ｎｂ、 Ｍｏ、 Ｔａ、またはりから選
ばれた金属であるならば、以下に述べるような本発明の
効果が得られる。
に限られることはなく、本発明の請求範囲、即ちＶ、Ｃ
ｒ、 Ｚｒ、 Ｎｂ、 Ｍｏ、 Ｔａ、またはりから選
ばれた金属であるならば、以下に述べるような本発明の
効果が得られる。
上記実施例においては、ゲート絶縁膜として窒化燐Ｐ、
Ｎｙ（ｘ、 ｙは正の数）を下層とし窒化珪素ＳｉＮ。
Ｎｙ（ｘ、 ｙは正の数）を下層とし窒化珪素ＳｉＮ。
（Ｘは正の数）を上層とした積層膜を用いた場合を説明
したが、ゲー１へ絶縁膜は、これに限られるものではな
く、例えば、ＩｎＰｘＯｙ（ｘ、 ｙは正の数）等であ
っても良い。ただし、本発明実の実験によると、最下層
のゲート金属をＮｉ等にする場合に得られた効果は、た
とえ積層膜構造であってもゲート絶縁膜が、窒化線Ｐｘ
Ｎｙ（ｘ、ｙは正の数）を最下層とする場合に最大とな
った。
したが、ゲー１へ絶縁膜は、これに限られるものではな
く、例えば、ＩｎＰｘＯｙ（ｘ、 ｙは正の数）等であ
っても良い。ただし、本発明実の実験によると、最下層
のゲート金属をＮｉ等にする場合に得られた効果は、た
とえ積層膜構造であってもゲート絶縁膜が、窒化線Ｐｘ
Ｎｙ（ｘ、ｙは正の数）を最下層とする場合に最大とな
った。
上述の方法で製造された本発明のＩｎＰ ＭＩＳＦＥＴ
のドレイン電流ドリフトを測定したところ、第３図に実
線で示すごとく、ドリフト量は２％以内と極− めて小さなものであった。尚、第３図は、ソース、ドレ
イン間に５ｖの電圧を印加し、ゲートバイアス電圧を時
刻（ｔ）＝Ｏで０■から一２■までステップ状に変化さ
せた場合のドレイン電流の時間変化を、時刻（ｔ）＝ｏ
のドレイン電流で正規化して示したものである。本発明
の効果を明確にするために、同一形状のＭＩＳＦＥＴを
、従来のＡＱをゲート電極とし、他のプロセスはすべて
上記ＭＩＳＦＥＴと同一に形成して同様の測定を行った
結果を図中破線で合わせて示しである。電流ドリフトが
大幅に減少していることが分かる。
のドレイン電流ドリフトを測定したところ、第３図に実
線で示すごとく、ドリフト量は２％以内と極− めて小さなものであった。尚、第３図は、ソース、ドレ
イン間に５ｖの電圧を印加し、ゲートバイアス電圧を時
刻（ｔ）＝Ｏで０■から一２■までステップ状に変化さ
せた場合のドレイン電流の時間変化を、時刻（ｔ）＝ｏ
のドレイン電流で正規化して示したものである。本発明
の効果を明確にするために、同一形状のＭＩＳＦＥＴを
、従来のＡＱをゲート電極とし、他のプロセスはすべて
上記ＭＩＳＦＥＴと同一に形成して同様の測定を行った
結果を図中破線で合わせて示しである。電流ドリフトが
大幅に減少していることが分かる。
以」二は半導体動作層がＩｎＰの場合について説明した
が、例えばＩｎＧａＡｓなどのＩｎを含む混晶半導体を
動作層とした場合には本発明を適用できる。また本発明
の別の実施例として、ＩｎＧａＡｓを動作層とし、Ｉｎ
Ｐをその上に積層したＦＥＴの構造断面図を第４図に示
す。第４図において、１は半絶縁性ＩｎＰ基板、】１は
ｎ型ＩｎＧａＡｓ動作層、１２はＩｎＰ層、３は窒化燐
ＰＸＮｙ（ｘ、 ｙは正の数）を下層とし窒化珪素５ｉ
Ｎｘ（ｘは正の数）を上層とした積層膜からなるゲ−ト
絶縁膜、６はＮｉからなるゲート電極、４．５はそれぞ
れソース、ドレイン電極である。尚、第４図に示したよ
うな構造において、ゲート電極下のＩｎＰｌ、２層は不
純物がトープされていてもいなくても本発明の効果には
影響はない。この様なＭＩＳＦＥＴに於いても、上記第
３図に示したのと同等の、ドレイン電流ドリフト抑制効
果が得られた。
が、例えばＩｎＧａＡｓなどのＩｎを含む混晶半導体を
動作層とした場合には本発明を適用できる。また本発明
の別の実施例として、ＩｎＧａＡｓを動作層とし、Ｉｎ
Ｐをその上に積層したＦＥＴの構造断面図を第４図に示
す。第４図において、１は半絶縁性ＩｎＰ基板、】１は
ｎ型ＩｎＧａＡｓ動作層、１２はＩｎＰ層、３は窒化燐
ＰＸＮｙ（ｘ、 ｙは正の数）を下層とし窒化珪素５ｉ
Ｎｘ（ｘは正の数）を上層とした積層膜からなるゲ−ト
絶縁膜、６はＮｉからなるゲート電極、４．５はそれぞ
れソース、ドレイン電極である。尚、第４図に示したよ
うな構造において、ゲート電極下のＩｎＰｌ、２層は不
純物がトープされていてもいなくても本発明の効果には
影響はない。この様なＭＩＳＦＥＴに於いても、上記第
３図に示したのと同等の、ドレイン電流ドリフト抑制効
果が得られた。
以上述べたように、本発明によれば絶縁ゲート部、特に
ＭＩ界面が改良され、ドレイン電流の時間ドリフト量を
、従来のＭＩＳＦＥＴに比べて大幅に低減させ得る化合
物半導体ＭＩＳＦＥＴを提供することが可能となった。
ＭＩ界面が改良され、ドレイン電流の時間ドリフト量を
、従来のＭＩＳＦＥＴに比べて大幅に低減させ得る化合
物半導体ＭＩＳＦＥＴを提供することが可能となった。
第１図は、本発明に係るＩｎＰ ＭＩＳＦＥＴを示す断
面概略図、第２図（ａ）〜（ｃ）は、本発明に係るＩｎ
ＰＭＩＳＦＥＴの製造方法の一実施例を工程順に説明す
る断面図、第３図は、本発明の実施例により製造したＩ
ｎＰ ＭＩＳＦＥＴのドレイン電流の時間変化を、従来
のＭＩＳＦＥＴのドレイン電流の時間変化と比較して示
す線図、第４図は、本発明の他の実施例を示す断面図で
ある。 １・・・半絶縁性ＩｎＰ基板、２・・・ｎ型ＩｎＰ動作
層、３・・・ゲート絶縁膜、４・・・ソース電極、５・
・・ドレイン電極、６・・・グー１〜電極、１２− Ｉ
ｎＰ層、１１−ｎ型ＩｎＧａＡｓ動作層。
面概略図、第２図（ａ）〜（ｃ）は、本発明に係るＩｎ
ＰＭＩＳＦＥＴの製造方法の一実施例を工程順に説明す
る断面図、第３図は、本発明の実施例により製造したＩ
ｎＰ ＭＩＳＦＥＴのドレイン電流の時間変化を、従来
のＭＩＳＦＥＴのドレイン電流の時間変化と比較して示
す線図、第４図は、本発明の他の実施例を示す断面図で
ある。 １・・・半絶縁性ＩｎＰ基板、２・・・ｎ型ＩｎＰ動作
層、３・・・ゲート絶縁膜、４・・・ソース電極、５・
・・ドレイン電極、６・・・グー１〜電極、１２− Ｉ
ｎＰ層、１１−ｎ型ＩｎＧａＡｓ動作層。
Claims (1)
- 化合物半導体層を動作層とする絶縁ゲート型電界効果ト
ランジスタにおいて、ゲート絶縁体に接する少なくとも
一層以上の金属層からなるゲート電極部が、Ｎｉ、Ｖ、
Ｃｒ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔａ、またはＷの金属層のい
づれか一つを最下層とすることを特徴とする化合物半導
体絶縁ゲート型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29672389A JPH03156974A (ja) | 1989-11-15 | 1989-11-15 | 化合物半導体絶縁ゲート型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29672389A JPH03156974A (ja) | 1989-11-15 | 1989-11-15 | 化合物半導体絶縁ゲート型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03156974A true JPH03156974A (ja) | 1991-07-04 |
Family
ID=17837258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29672389A Pending JPH03156974A (ja) | 1989-11-15 | 1989-11-15 | 化合物半導体絶縁ゲート型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03156974A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2347789B (en) * | 1999-03-01 | 2002-07-03 | Nec Corp | Complementary integratted circuit |
-
1989
- 1989-11-15 JP JP29672389A patent/JPH03156974A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2347789B (en) * | 1999-03-01 | 2002-07-03 | Nec Corp | Complementary integratted circuit |
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