JPH03155468A - アーク加工用電源装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、出力フィードバック式のアーク加工用電源装
置の改良に関するものであり、特に積分要素を含む誤差
増幅器によって出力を制御する方式のアーク加工用電源
装置に関するものである。

〈従来の技術〉 アーク溶接、切断、加熱等のアーク加工用に用いる電源
装置において出力をフィードバックし設定値との差によ
って出力制御を行うものにおいて、出力精度を良くする
ために誤差増幅器に積分要素を含む回路方式が用いられ
る。第６図にこの方式の従来装置の接続図を示す。同図
において、１は電力源であり、商用交流電源や商用交流
電源を整流して直流出力を得る電源が用いられる。２は
出力制御部であり、サイリスクやトランジスタ等の半導
体スイッチング素子またはアナログ制御素子が用いられ
る。３は直流リアクトルであり、出力電流を平滑すると
ともに、その動特性をアーク加工に適した時定数にする
ために設けられるものでぁる。４は電極、５は被加工物
、６は出力電流検出器であり、出力電流に対応した信号
ｙを出力する。７は基準信号設定回路であり、加工電流
を設定するための信号ｒを出力する。８は比較器であり
、基準信号設定回路７の出力信号にと出力検出器６の出
力信号ｙとを比較し、差信号ｅ−ｒ−ｙを得る。９は増
幅器、１０は積分器であり、それぞれ差信号ｅを入力し
、ｐおよびｉ−Ｊ’ｅｄｔを出力するものである。１１
は加算器であり、信号ｐおよびｉの和である総合誤差信
号ｕｍｐ＋ｉを出力する。１２は加算器ｉｔの出力信号
Ｕを増幅および波形整形して出力制御部に対する駆動信
号ｄに変換する信号変換回路である。

同図の装置の動作を第７図の線図によって説明する。第
７図において（ａ）は信号ｅの変化を、（ｂ）は信号Ｕ
の変化をそれぞれ示し、（Ｃ）はこれによって流れる加
工電流１ｏの変化をそれぞれ時間の経過とともに示しで
ある。

第６図および第７図において、時刻１−０にて図示しな
い起動信号が与えられて基準信号設定回路７の出力ｒが
ｒ−ｒｏとなったとすると、この瞬間において電極４と
被加工物５との間が短絡しておらずまたアークも発生し
ていないと誤差信号ｅ””ｒＱであるのでこれを積分し
た信号を加算した信号Ｕは積分回路ｌＯの最大出力（通
常積分回路１０を演算増幅器で構成するときはその電源
電圧に相当する値）にまで上昇しＬＪ　−Ｌｌ　ｆｆ１
ａＸに至る。この信号ｕ　ａ＋ａｘは出力制御部２が最
大出力となる信号よりもはるかに大きい信号である。次
に時刻を−ｔｏにおいて電極４と被加工物５との間に短
絡やアークが発生すると電流は急激に上昇し、かつ駆動
信号が過大であるために設定値Ｉｒを超えて信号ｅが負
（即ち、ｒ−ｙ＜Ｏ）となっても誤差信号Ｕは大きなま
まであり、この負の信号ｅが積分されてｕ＜０となるま
でに比較的時間がかかり、このために出力電流は第７図
（Ｃ）に示すように大きなオーバーシュートを発生する
ことになる。この現象は出力設定信号ｒが急減したとき
も同様に発生し、この場合には信号Ｕが過剰に負となる
ために出力制御部は完全遮断状態が続き、上述と逆方向
のオーバーシュートが発生することになる。

第８図は信号ｒを大なる値ｒｐと小なる値ｒｂに交互に
切替えて供給したときの信号ｅ、ｕおよびこれらによっ
て得られる出力電流１ｏの変化を時間の経過とともに示
した線図であり、（ａ）は基準信号ｒ、（ｂ）は積分前
の差信号ｅ−ｒ−ｙ。

（Ｃ）は総合誤差信号ｕ、（ｄ）は出力電流ＩＯすなわ
ち信号ｙの変化をそれぞれ示している。同図において、
時刻ｔ−ｔｌにおいて基準信号ｒをｒｂから大なる値の
ｒｐに変化したときは、略第７図と同様の変化が発生し
、信号Ｕは最大値＋ｕ　ｗａｘ間で上昇し、出力電流１
ｏは予定の電流１ｐよりもはるかに大きなｌｌ１１まで
上昇し、その後積分回路ｌＯの信号ｉの変化によって減
少しＩｐに落ちつく。次に時刻ｔ−ｔ２にて基準信号ｒ
がｒｐから小なる値のｒｂに変化したときは誤差信号ｅ
　−ｒｂ−ｙ＜Ｑとなるために、積分値ｉはｒ−ｒｐの
ときの安定値から大きく負方向に変化し、信号Ｕはｒ”
”ｒｐのときの安定値ｕ２から積分回路１０の負方向の
最大出力（−ｕ　ｌ１ａｘ）まで変化する。

このために出力制御部２は完全遮断となり、出力電流は
回路の時定数に従って減少してゆく。出力電流Ｉｏが減
少して目的のｒｂに達すると差信号ｅは零となるが、積
分回路１０の出力ｉはこの間に負方向に大きく増加して
いるので総合誤差信号Ｕは負方向に大きな値であり、出
力電流Ｉｏは減少をつづける。この状態が続くと、出力
電流が過小となり、ついに零になる。その後、信号Ｕの
増加にしたがって出力電流工０も増加し、目標値１ｂに
至って安定することになる。

〈発明が解決しようとする問題点〉 第６図の従来装置は上記のように積分要素を含むために
定常出力時における出力制御は安定するものの、起動時
および出力設定信号の変更時のような過渡時において大
きなオーバーシュートを生じることになり、出力調整回
路や加工用トーチを破損する危険性があり、特にアーク
溶接に用いるときには電流増加時のオーバーシュートは
被溶接物に対して入熱過剰となって溶は落ちを発生し、
また出力減少時に発生するオーバーシュートは出力電流
が過小ないしは零にまで至ることがあるためにアーク切
れの発生を招くことになる。さらに大電流と小電流とを
くりかえして溶接するパルスアーク溶接法に用いるとき
には、出方設定値が頻繁にステップ状の一変化をするた
めに上記の現象が繰り返される結果アーク切れを頻繁に
発生するようになって安定なアークの維持ができないも
のである。

く問題点を解決するための手段〉 本発明は、上記の従来装置の問題点を解決するために積
分要素を含む誤差増幅器の出力信号を出力調整回路の出
力が飽和に達する値の範囲内に制限する制限回路を設け
たものである。

〈実施例〉 第１図に本発明の実施例の接続図を示す。同図において
１ないし１２は第６図に示した従来装置と同機能のもの
を示している。ここで電力源１としては直流出力のもの
であり、例えば商用交流を整流し簡単な平滑回路を設け
たものが用いられる。

また出力制御部２はスイッチング用トランジスタＱ１．
Ｑ２．ダイオードＤＩないしＤ４および変圧器Ｔ１から
なる高周波フォワードコンバータによって構成されてい
る例を示しである。１３は加算器、１４は加算器１１の
出力を加算器１３に負帰還する非直線性の帰還回路であ
り、加算器１３と帰還回路１４とによって誤差信号制限
回路を構成している。

ここで帰還回路１４としては加算器１１の出力である総
合誤差信号が出力制御部２の飽和量以内、例えば第１図
のフォワードコンバータにおいてはトランジスタＱｌ、
Ｑ２のＯＮデューテ（（Ｔｏｎ／Ｔ）が０％〜５０％の
範囲である間は全く負帰還せず、これを超えて誤差信号
が大きくなるかまたは負になるかすると、加算器１３に
加算器１１の出力を負帰還して総合誤差出力をこの範囲
内に制限する。即ち出力制御部が最大出力となるときの
駆動回路１２への入力信号（総合誤差信号）Ｕをｕｈと
し、最小出力、即ち出力零となるときの信号Ｕをｕｐと
すると、Ｕ＜ＵΩおよびｕ＞ｕｉのときに負帰還がかか
りｕ、Ｑ＜ｕ＜ｕｈの間に制限するものである。これに
よって出力制御部２の出力ｙは過大なオーバーシュート
を発生することがなくなる。

第２図に誤差増幅器および誤差信号制限回路の具体的な
実施例を示す。同図においてＯＰＩは演算増幅器であり
、入力抵抗器Ｒ１，Ｒ２を介して基準信号ｒおよび出力
検出信号ｙとが相互に逆極性で供給される。演算増幅器
ＯＰＩの人出方端子間には抵抗器Ｒ３とコンデンサＣ１
とからなる直列回路が接続され、またこれらと並列に入
力端子から出力端子に向う方向に順方向となる極性に定
電圧ダイオードが接続されている。ここで入カ抵抗器Ｒ
１，Ｒ２，演算増幅器ＯＰＩ　、帰還抵抗器Ｒ３，コン
デンサＣ１は積分要素を含む誤差増幅器を構成しており
、第１図の実施例における比較器８．加算器１３．増幅
器９．積分回路１ｏ、加算器１１に相当する。また定電
圧ダイオードＺＤｌおよび演算増幅器ＯＰＩは誤差信号
制限回路■４を構成している。

第２図において、定電圧ダイオードのツェナー降伏電圧
をＶＺ、順方向電圧降下をｖｆとすると、ｕ＜−ｖｆお
よびＵ＞ＶＺのときに演算増幅器に（ｖｆ　−ｕ）　、
　　（ｕ−ｖｚ　）に相当する負帰還がかかり、その結
果、出力Ｕは−ｖｆ≦Ｕ≦ＶＺの範囲内に制限されるこ
とになり ｕ＜−ｖｆ　　のとき ０厘−ｖｒ −ｖｆ’≦Ｕ≦ＶＺ　　のとき ｕ−（ｋｌ　ｒ−ｋＬ　ｙ） ＋　ｆ　（ｋＬ　ｒ−に４・ｙ）　ｄｔ（但し、ｋｌな
いしに４は抵抗器Ｒ１ないしＲ３およびコンデンサＣ１
によって定 まる定数） Ｕ＞ＶＺ　　のとき Ｕ膳ｖｚ となる。

したがって定電圧ダイオードＺＤＩの定格電圧ＶＺを第
１図の出力調整部２が最大出力となるときの誤差信号よ
りも若干高目の値に選定しておけば基準信号ｒがステッ
プ状に変化したときにも積分要素の存在にかかわらず余
分な値、出力調整部の能力を超えた値にまで誤差信号が
変化することはなく、オーバーシュートの発生は最小限
に抑制されることになる。

第３図は、本発明の装置において基準信号を高い値ｒｐ
と低い値「ｂとに切り替えたときの誤差信号および出力
の変化を示す線図であり、第８図と同様に（ａ）は基準
信号ｒ、（ｂ）は積分前の差信号ｅ−ｒ−ｙ、（ｃ）は
総合誤差信号ｕ、（ｄ）は出力電流Ｉｏ、即ち信号ｙの
変化をそれぞれ示している。

同図のように基準信号ｒが高い値ｒｐと低い値「ｂとに
変化したときに誤差信号Ｕは制御回路によって制限され
た値ＶＺとｖｆ’との間で変化することになる。それ故
、基準信号ｒが低い値「ｂから高い値ｒｐに急変したと
きには誤差信号Ｕはｒ−ｒｂのときの安定値ｕ１からＶ
Ｚまで急上昇したところでこの値に制限されて一定値に
なる。

これによって出力調整部２が最大出力となって出力電流
１ｏが急上昇し設定値１ｐに達すると誤差信号ｅが減少
するために、総合誤差信号ＵはＶＺから減少を始めるこ
とになる。このために設定値「ｐに対する最終の総合誤
差信号の値ｕ２に戻るまでの時間が極めて短時間となっ
てオーバーシュートの時間が著しく短縮される。

一方、基準信号ｒがｒｐから低い値の「ｂに急変したと
きには差信号ｅｍｒｂ　−ｙは負ノ大キナ値となるので
最終誤差信号Ｕは急速にＶＺから負の方向に変化しよう
とするが、誤差信号制限回路によってｕ−−ｖｒ　（→
０）で変化が停止する。

このため出力制御部は遮断状態となり、出力電流は回路
の時定数に従って次第に減少してゆくことになる。出力
電流が減少して設定値Ｉｂに達すると差信号ｅ■ｒ−ｙ
が負から正となり、これによって総合誤差Ｕは略零のｖ
ｒから上昇し始めて比較的短時間の後に、設定値１ｂを
得る信号ｕｌに達することになる。このために出力電流
減少時のオーバーシュートもほとんど発生せず、出力電
流が過少となったり零にまで至ることがなくなる。

なお第３図において点線は本発明の誤差信号制限回路を
設けずに積分要素を有する誤差増幅器を用いたときの各
信号の変化を示すものであって、第８図と同じ波形を比
較のために示したものである。

第４図は本発明の別の実施例を示す接続図である。同図
において１５は加算器１１の出力Ｕを加算器１３に負帰
還するか否かを決定するアナログスイッチであり、１６
は加算器１１の出力を人力としくりかえし周波数が一定
で入力信号に応じたパルス幅のパルス信号ｍに変換する
パルス幅変調回路、１７はパルス幅変調回路１６の出力
を出力制御部２を駆動する信号に増幅する電力増幅器、
１８はパルス幅変調回路１Ｂの出力ｍを入力とし出力制
御部２を駆動するときに出力制御部の構成によって定ま
る最大パルス幅、例えば図示のように出力制御部２がフ
ォワードコンバータによって構成されているときはＯＮ
デユーティが５０％になるときに近い一定値を超えたと
きにアナログスイッチ１５を閉じる信号Ｓを出力する飽
和検出器である。その他は第１図に示した実施例と同機
能のものに同符号を付して説明を省略する。

同図の装置において、飽和検出器１８がパルス幅変調回
路１６の出力ｍが設定値を超えたことを検出するまでは
、アナログスイッチ１５は開放のままであるので帰還信
号Ｕ″は零であり、増幅器９の出力ｐと積分回路１０の
出力ｉとの和の信号がそのまま信号Ｕとなって、パルス
幅変調回路１８に供給されて出力制御部２はこの信号ｍ
によって駆動される。信号ｍの幅が設定値よりも大にな
ると飽和検出器１８の出力Ｓがハイレベルとなり、アナ
ログスイッチ１５を閉じる。この結果、加算器ｌｌの出
力信号Ｕは全信号が加算器１３に負帰還されて加算器１
３の出力信号を減するように作用する。これによって増
幅器９および積分器ｌＯの出力は急速に減少し、信号Ｕ
は結局信号ｍが最大パルス幅となる値以下に制限される
ことになる。

第５図は第４図の実施例において用いるのに適した飽和
検出器１Ｂの例を示す接続図である。同図においてＥｌ
、Ｅ２は直流電源、Ｒは抵抗器、Ｃはコンデンサ、ＯＰ
は演算増幅器であり、抵抗４記Ｒ１コンデンサＣおよび
演算増幅器ＯＰは直流電源Ｅ１を積分する積分回路を構
成している。またＡＳはアナログスイッチであり、演算
増幅器ＯＰの入出力間に接続されたコンデンサＣを短絡
し、積分回路をリセットする。Ｃｏｍｐは比較器、ＭＭ
はモノマルチバイブレータ、ＩＮｖは入力信号のレベル
を反転するインバータである。

第５図において、パルス幅変調回路ＩＢの出力ｍがハイ
レベルの間、即ち出力制御部にＯＮ信号が供給されてい
る間はこれをインバータによって反転した信号面はロー
レベルであるのでアナログスイッチＡＳは開いており、
このために信号ｍの立ち上り時から演算増幅器ＯＰはコ
ンデンサＣと抵抗器Ｒとによって定まる時定数で直流電
源Ｅ１の電圧を積分し始める。この積分出力Ｖは直流電
源Ｅ２の出力ＶＳと比較器Ｃｏｍｐにて比較される。

ここで比較器Ｃｏｍｐは入力信号がＶ＜ＶＳの状態から
Ｖ＞ＶＳに変化したときに出力レベルが反転、例えばハ
イレベルからローレベルに反転するものを用い、また直
流電源Ｅ２の出力ＶＳとしてパルス幅変調回路１Ｇの出
力信号ｍが最大パルス幅に相当するときの積分信号Ｖよ
りも若干低い値に設定しておく。このようにすることに
より、パルス幅変調回路１Ｂの出力信号ｍの継続時間が
最大パルス幅よりも短かいときは積分信号ＶがＶＳより
も高くならない間に信号ｍがローレベル、即ち信号音が
ハイレベルに反転するのでアナログスイッチＡＳが閉じ
てコンデンサＣ２を短絡し、積分回路をリセットし信号
Ｖは零に復帰する。この結果、比較器ｃｏＩｌｐはＶ＜
ＶＳのままであるので出力信号は反転せず、したがって
モノマルチバイブレータＭＭも動作しない。このために
信号Ｓは発生せず、アナログスイッチ１５は開放のまま
となり、ｅ−ｅ−であるので信号Ｕは何ら制限されるこ
となく誤差信号（ｒ−ｙ）とこの積分値ｉとの和によっ
て定まることになる。

次に信号Ｕの値が大きくなってパルス幅変調回路１６の
出力信号ｍの幅が長くなり、第５図の演算増幅器ＯＰの
積分出力Ｖが１回のパルス期間の末期において直流電源
Ｅ２の出力ＶＳよりも大になると、比較器ｃｏＩＩｐは
ｖ＞ｖｓによって出力信号が反転する。この比較器Ｃｏ
ｍｐの出力信号の反転によってモノマルチバイブレータ
ＭＭがトリガーされて一定時間幅のパルス信号Ｓをアナ
ログスイッチ１５に供給し、これを閉路する。アナログ
スイッチ１５が閉じると第４図の信号Ｕが加算器１３に
負帰還されてその出力信号ｅ゛を大きく負方向に変化さ
せることになる。この結果、信号ｐも負となりまた信号
ｅ′を積分した信号ｉも急速に減少する方向に変化し、
信号Ｕを急速に減少させて、次のパルスから最大パルス
幅より小さい値に相当する値に制限されることとなる。

ここでモノマルチバイブレークＭＭの出力パルスＳの継
続時間幅はあまり厳密に設定する必要はなく、パルス幅
変調回路１ＧのＯＦＦ時間幅の最小値よりも若干短かい
時間程度であればよい。

〈発明の効果〉 本発明は上記の通りであるので積分要素を制御系に含め
て定常時の動作を安定にするとともに起動時、負荷の急
変時および出力設定信号の急変時などの過渡時にオーバ
ーシュートの発生を最少限に抑制することができ、過大
出力による溶は落ちや溶接トーチの焼損あるいは過少出
力によるアーク切れの発生が防止できるものである。

【図面の簡単な説明】

第１図は本発明の実施例を示す接続図、第２図は第１図
の実施例において適用する誤差信号制限回路の具体的実
施例を示す接続図、第３図は第２図の実施例の動作を説
明するための線図、第４図は本発明の別の実施例を示す
接続図、第５図は第４図の実施例において適用する飽和
検出器の例を示す接続図、第６図は従来の装置の例を示
す接続図、第７図は第６図の従来装置の起動時の動作を
説明するための線図、第８図は第６図の従来装置におい
て出力指令信号を大小に切替えたときの動作を説明する
ための線図である。 １・・・電力源、　　　２・・・出力制御部、７・・・
基準信号設定回路、８・・・比較器、９・・・増幅器、
　　１０・・・積分回路、１１・・・加算器、　１２・
・・駆動回路、１３・・・加算器、　１４・・・誤差信
号制限回路、１５・・・アナログスイッチ、 ６・・・パルス幅変調回路、

Claims (1)

1. 【特許請求の範囲】 １、出力設定信号と出力検出信号とを積分要素を含む誤
   差増幅器にて比較増幅し出力を設定値に一致させるよう
   に出力調整回路を制御する方式のアーク加工用電源装置
   において、前記誤差増幅器の出力信号を略零から前記出
   力調整回路の出力が飽和に達する値までの範囲内に制限
   する誤差信号制限回路を設けたアーク加工用電源装置。 ２、前記誤差増幅器は、演算増幅器を含み、前記出力設
   定信号にと前記出力検出信号ｙとを相互に逆極性で入力
   抵抗器を介して前記演算増幅器の入力端子に供給すると
   ともに、入出力端子間に抵抗器およびコンデンサからな
   る直列回路を接続して加算および積分要素を構成し、 （ｒ−ｙ）＋∫（ｒ−ｙ）ｄｔを出力する増幅器であり
   、前記誤差信号制限回路は前記演算回路の入力端子と出
   力端子との間に接続され前記演算増幅器の出力電圧を略
   零から一定値以下の範囲に制限する定電圧ダイオードで
   ある請求項第１項に記載のアーク加工用電源装置。 ３、前記出力調整回路は、前記誤差増回路の出力に応じ
   たデューティのパルス信号によって出力が決定されるＰ
   ＷＭ制御回路を有するスイッチング式の出力調整回路で
   あり、前記誤差信号制限回路は前記ＰＷＭ制御回路の出
   力の１回の導通期間の長さを計測するパルス幅計測回路
   と、前記パルス幅計測回路の出力が予め定めた前記ＰＷ
   Ｍ制御回路の最大デューティに相当する時間に達したと
   きに前記誤差増幅回路の出力をクランプする回路とを具
   備した回路である請求項第１項に記載のアーク加工用電
   源装置。 ４、前記誤差信号制御回路は、前記誤差増幅回路が出力
   過剰を検出したときは前記誤差増幅回路のほぼ全出力を
   入力側に負帰還する回路である請求項第３項に記載のア
   ーク加工用電源装置。