JPH03155164A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03155164A JPH03155164A JP1294615A JP29461589A JPH03155164A JP H03155164 A JPH03155164 A JP H03155164A JP 1294615 A JP1294615 A JP 1294615A JP 29461589 A JP29461589 A JP 29461589A JP H03155164 A JPH03155164 A JP H03155164A
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- Japan
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- photoresist
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 9
- 239000012535 impurity Substances 0.000 claims abstract description 35
- 238000009826 distribution Methods 0.000 claims abstract description 3
- 238000009792 diffusion process Methods 0.000 claims description 9
- 230000000295 complement effect Effects 0.000 claims 1
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 9
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract description 5
- 229910052710 silicon Inorganic materials 0.000 abstract description 5
- 239000010703 silicon Substances 0.000 abstract description 5
- 239000000758 substrate Substances 0.000 abstract description 5
- 238000000137 annealing Methods 0.000 abstract description 2
- 230000015556 catabolic process Effects 0.000 abstract 2
- 238000002513 implantation Methods 0.000 description 7
- 238000002955 isolation Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000007935 neutral effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野１
本発明は、半導体装置のトランジスタのドレイン構造を
２重拡散構造にすることによりＣＭＯＳの高耐圧トラン
ジスタを実現することに関する。
２重拡散構造にすることによりＣＭＯＳの高耐圧トラン
ジスタを実現することに関する。
［従来の技術］
従来のＣＭＯ５高耐圧トランジスタのドレインの断面構
造は、第２図（ａ）に示す様に、高濃度に不純物を拡散
した２０１と、その前記拡散層を取り囲む様に拡散され
た中濃度の不純物領域２０２により構成されている。
造は、第２図（ａ）に示す様に、高濃度に不純物を拡散
した２０１と、その前記拡散層を取り囲む様に拡散され
た中濃度の不純物領域２０２により構成されている。
第２図（ｂ）はその平面図である。２０３は、オフセッ
トと言われる領域で、素子分離シリコン酸化膜（以後Ｌ
ＯＧＯ５とする）により形成する。
トと言われる領域で、素子分離シリコン酸化膜（以後Ｌ
ＯＧＯ５とする）により形成する。
ＣＭＯ５半導体装置は、同じシリコン基板上にＰ型のト
ランジスタとＮ型のトランジスタを同時に形成するため
、前記シリコン基板に拡散されている不純物タイプと逆
の極性を有する不純物領域２０４（以後、ＷＥＬＬとす
る）を、高温の拡散炉に長時量大れることにより形成す
る。
ランジスタとＮ型のトランジスタを同時に形成するため
、前記シリコン基板に拡散されている不純物タイプと逆
の極性を有する不純物領域２０４（以後、ＷＥＬＬとす
る）を、高温の拡散炉に長時量大れることにより形成す
る。
しかし、前述の半導体装置は、前記高耐圧トランジスタ
のドレインに高電圧が印加された時ＷＥＬＬ２０４の不
純物領域と前記シリコン基板の境界部分から広がる電気
的な中性領域（以後、空乏層とする）と、ドレインとＷ
ＥＬＬの境界部分から広がる空乏層が継なかり、Ｐ型半
導体領域の電源とＮ型半導体の電源間に、リーク電流が
流れるという問題点を有する。
のドレインに高電圧が印加された時ＷＥＬＬ２０４の不
純物領域と前記シリコン基板の境界部分から広がる電気
的な中性領域（以後、空乏層とする）と、ドレインとＷ
ＥＬＬの境界部分から広がる空乏層が継なかり、Ｐ型半
導体領域の電源とＮ型半導体の電源間に、リーク電流が
流れるという問題点を有する。
そこで、本発明はこのような問題点を解決するもので、
その目的とするところは前記高耐圧トランジスタのドレ
インに高電圧が印加されても、空乏層の広がりを小さく
押さえるトレイン構造のトランジスタを提供するところ
にある。
その目的とするところは前記高耐圧トランジスタのドレ
インに高電圧が印加されても、空乏層の広がりを小さく
押さえるトレイン構造のトランジスタを提供するところ
にある。
本発明の高電圧に耐え得るトランジスタを内蔵するＣＭ
ＯＳ半導体装置は、前記高耐圧トランジスタのドレイン
の不純物分布を２重拡散構造にしたことを特徴とする。
ＯＳ半導体装置は、前記高耐圧トランジスタのドレイン
の不純物分布を２重拡散構造にしたことを特徴とする。
〔実 施 例１
第１図（ａ）は、本発明の実施例における高耐圧トラン
ジスタの断面構造である。ＷＥＬＬの不純物と逆の極性
の高濃度不純物拡散領域１０１の下に中濃度の不純物領
域１０２を形成する。
ジスタの断面構造である。ＷＥＬＬの不純物と逆の極性
の高濃度不純物拡散領域１０１の下に中濃度の不純物領
域１０２を形成する。
製造方法を第３図にもとづいて説明する。
シリコン窒化膜３０１とフォトレジスト３０２をマスク
としてドレインの高濃度領域の回りに中濃度の不純物を
イオン注入法により注入する。第３図（ａ）） フォト
レジストをはく離した後素子分離酸化膜３０３を形成し
前記シリコン窒化膜を除去する。（第３図（ｂ）） フォトレジストにより高耐圧トランジスタのドレインと
ソースになる領域のパターニングを行い、中濃度の不純
物をイオン注入法により注入し３０アニールにより前記
注入した中濃度の不純物をシリコン基板中に拡散させる
。（第３図（Ｃ））ゲート電極３０５を形成した後フォ
トレジスト３０２により高濃度不純物領域のパターニン
グをしイオン注入法により高濃度の不純物を注入する。
としてドレインの高濃度領域の回りに中濃度の不純物を
イオン注入法により注入する。第３図（ａ）） フォト
レジストをはく離した後素子分離酸化膜３０３を形成し
前記シリコン窒化膜を除去する。（第３図（ｂ）） フォトレジストにより高耐圧トランジスタのドレインと
ソースになる領域のパターニングを行い、中濃度の不純
物をイオン注入法により注入し３０アニールにより前記
注入した中濃度の不純物をシリコン基板中に拡散させる
。（第３図（Ｃ））ゲート電極３０５を形成した後フォ
トレジスト３０２により高濃度不純物領域のパターニン
グをしイオン注入法により高濃度の不純物を注入する。
（第３図（ｄ））
以上説明したプロセスを経ることによりドレインの高濃
度不純物領域の下に中濃度の不純物領域を形成すること
ができる。
度不純物領域の下に中濃度の不純物領域を形成すること
ができる。
〔発明の効果１
以上述べたように本発明によれば、高耐圧トランジスタ
のドレインの不純物の拡散構造を２重にすることにより
、ドレインに高電圧が印加されても空乏層の広がりを小
さく押さえることができる。又、前記理由によりＷＥＬ
Ｌの拡散層の深さを浅くすることができることからＷＥ
ＬＬの不純物の拡散時間及び温度を低く押さえられると
いう効果を有する。
のドレインの不純物の拡散構造を２重にすることにより
、ドレインに高電圧が印加されても空乏層の広がりを小
さく押さえることができる。又、前記理由によりＷＥＬ
Ｌの拡散層の深さを浅くすることができることからＷＥ
ＬＬの不純物の拡散時間及び温度を低く押さえられると
いう効果を有する。
第１図は本発明の高耐圧トランジスタの断面図である。
第２図（ａ）、（ｂ）は従来の高耐圧トランジスタの断
面図（ａ）とその平面図（ｂ）である。 第３図の（ａ）〜（ｄ）は、本発明の高耐圧トランジス
タの製造工程ごとの断面図である。 １０６ ・ ０１ ２０２ ・ ２０３ ・ ２０４ ・ ２０５ ・ ２０６ ・ ３０１ ・ ３０２ ・ ３０３ ・ ３０４ ・ ３０５ ・ ３０６ ・ ・素子分離シリコン酸化膜 ・ドレイン高濃度不純物注入領域 ・トレイン中濃度不純物注入領域 ・オフセット ・ＷＥＬＬ ・ゲート電極 ・素子分離シリコン酸化膜 ・シリコン窒化膜 ・フォトレジスト ・素子分離シリコン窒化膜 ・ドレイン中濃度不純物注入領域 ・ゲート電極 ・ドレイン高濃度不純物注入領域 １０１・・・ドレイン高濃度不純物注入領域１０２・・
・ドレイン中濃度不純物注入領域１０３・・・ドレイン
中濃度不純物注入領域（オフセット） １０４・・・ＷＥＬＬ １０５・・・ゲート電極 以上
面図（ａ）とその平面図（ｂ）である。 第３図の（ａ）〜（ｄ）は、本発明の高耐圧トランジス
タの製造工程ごとの断面図である。 １０６ ・ ０１ ２０２ ・ ２０３ ・ ２０４ ・ ２０５ ・ ２０６ ・ ３０１ ・ ３０２ ・ ３０３ ・ ３０４ ・ ３０５ ・ ３０６ ・ ・素子分離シリコン酸化膜 ・ドレイン高濃度不純物注入領域 ・トレイン中濃度不純物注入領域 ・オフセット ・ＷＥＬＬ ・ゲート電極 ・素子分離シリコン酸化膜 ・シリコン窒化膜 ・フォトレジスト ・素子分離シリコン窒化膜 ・ドレイン中濃度不純物注入領域 ・ゲート電極 ・ドレイン高濃度不純物注入領域 １０１・・・ドレイン高濃度不純物注入領域１０２・・
・ドレイン中濃度不純物注入領域１０３・・・ドレイン
中濃度不純物注入領域（オフセット） １０４・・・ＷＥＬＬ １０５・・・ゲート電極 以上
Claims (1)
- 高電圧（２０Ｖ以上）に耐え得るトランジスタを内蔵す
る相補型半導体装置（以後ＣＭＯＳ・ＩＣとする）にお
いて、前記高耐圧トランジスタのドレインの不純物分布
を２重拡散構造にしたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1294615A JPH03155164A (ja) | 1989-11-13 | 1989-11-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1294615A JPH03155164A (ja) | 1989-11-13 | 1989-11-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03155164A true JPH03155164A (ja) | 1991-07-03 |
Family
ID=17810052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1294615A Pending JPH03155164A (ja) | 1989-11-13 | 1989-11-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03155164A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0425134A (ja) * | 1990-05-21 | 1992-01-28 | Seiko Instr Inc | 半導体装置 |
-
1989
- 1989-11-13 JP JP1294615A patent/JPH03155164A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0425134A (ja) * | 1990-05-21 | 1992-01-28 | Seiko Instr Inc | 半導体装置 |
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