JPH03150916A - 補間装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は補間装置に関し、特に、信号処理装置（例え
ばデジタルフィルタ）における信号処理に必要な複数の
データを補間する補間装置に関し、更に詳細には、この
種の補間装置におけるパラメータ更新／補間演算のタイ
ミング制御に関する。

［従来技術とその問題点］ 与えられた目標値に向けて、データの現在値と差分値と
の加減算により新しいデータの補間値を逐次形成する補
間装置は既知である。信号処理装置用の補間装δは信号
処理装置での処理（例えばデジタルフィルタリング処理
）に必要なデータを提供するものであるが、多くの信号
処理で必要なデータの個数は複数であり、時には処理す
る信号（信号チャンネル）の数自体も複数であり得るた
め、時分割多重化技術が補間装置、信号処理装置の双方
で採用されることが多い。

この種の多数のデータ補間を行う補間装置の演算に必要
なパラメータの数は目標値と差分値のパラメータを考慮
して補間データ数の３倍あり、したがって、補間装置に
対して新しいパラメータセットを与える外部のパラメー
タ更新装芒（代表的にはマイクロコンピュータのＣＰＵ
）のパラメータ転送にはかなりの時間を要する。ここに
、外部のＣＰＵは補間装置とは非同期のタイミングで動
作するので、このパラメータ転送に係る新しいパラメー
タをいつから補間装置側で有効として扱い補間演算に使
用するかが問題である。残念ながら、従来技術では外部
から新しいパラメータが転送されて内部のパラメータメ
モリに書き込まれると、自動的にそのメモリ内容を補間
演算のためにアクセスするため、複数の補間データ間の
タイミングのずれが小さくなく、特に、信号処理装置が
デジタルフィルタのように補間データを信号の係数デー
タとして用いるような場合には、係数感度が高いために
補間データ間のタイミング（サンプリング）スキューに
よってフィルタ特性が期待した特性から相当はずれてし
まうという問題があった。要するに、従来技術では、新
しいパラメータセットによって同時に開始することが望
ましい補間動作の起動が、非同期の外部更新装置からの
転送に従い、パラメータごとにばらばらに始まるという
欠点があった。

［発明の目的］ したがって、この発明の目的は外部のパラメータ更新装
置と補間装置との間をタイミング調整し、更新に係るパ
ラメータセットによる複数のデータ補間が一斉に開始で
きるようにした補間装置を提供することである。

［発明の構成１作用・］ この発明によれば、複数のデータを補間する補間装置に
おいて、上記複数のデータのそれぞれについて、与えら
れた目標値に向けて、データの現在値を差分値によって
演算して新たなデータの現在値を生成する補間演算実行
手段と、新しい目標値と新しい差分値を供給する新パラ
メータ供給手段と、上記新パラメータ供給手段による供
給完了を示す制御信号を供給する制御信号供給手段と、
上記制御信号に応答して上記新しい目標値と上記新しい
差分値による上記補間演算実行手段の演算を開始させる
同期補間演算開始手段とを有することを特徴とする補間
装置が提供される。

この構成によれば、制御信号に応答して新目標値と新差
分値を含むパラメータセットによる複数の補間データ（
新たなデータの現在値）の生成が実質上、同期して開始
する。したがって、外部から補間装置を通じて制御する
信号処理装置の特性を正確にコントロール可能になる。

−構成例において、上記複数のデータのそれぞれの現在
値を記憶する現在値記憶手段と、上記複数のデータのそ
れぞれの目標値を記憶する目標値記憶手段と、上記複数
のデータのそれぞれの差分値を記憶する差分値記憶手段
と、上記複数のデータのそれぞれについて、記憶された
上記現在値と上記差分値とから記憶された上記目標値に
向けて新しい現在値を時分割多重ベースで生成するとと
もに生成した新しい現在値を上記現在値記憶手段に書き
込んで補間を行う補間演算手段と、外部から供給された
新しい目ａｍと新しい差分値をそれぞれ上記目標値記憶
手段と上記差分値記憶手段に書込んで更新を行うパラメ
ータ更新手段と、上記パラメータ更新手段の更新動作中
、外部から与えられる制御信号に従って上記補間演算手
段の補間動作を禁止するとともに、更新動作の完了後、
上記制御信号の変化に応答して上記補間演算手段の補間
動作を開始させる補間開始手段とを有することを特徴と
する補間装置が提供される。

この構成の場合、制御信号の値によって、補間動作を禁
止モードに置きながらのパラメータの更新と、更新後の
制御信号の別の値による補間動作の可能モードとを設定
できるので、パラメータ更新終了後の制御信号の変化を
合図として複数のデータ補間を一斉に開始できる。

もう１つの構成例においては、上記複数のデータのそれ
ぞれの現在値を記憶する現在値記憶手段と、上記複数の
データのそれぞれに対する第１目標値を記憶する第１目
標値記憶手段と、上記複数のデータのそれぞれに対する
第２目標値を記憶する第２目標値記憶手段と、上記複数
のデータのそれぞれに対する第１差分値を記憶する第１
差分値記憶手段と、上記複数のデータのそれぞれに対す
る第２差分値を記憶する第２差分値記憶手段と、上記複
数のデータのそれぞれについて、記憶された上記現在値
と演算用差分値とから演算用目標値に向けて新しい現在
値を時分割多重化ベースで生成し、生成した新しい現在
値を上記現在値記憶手段に書き込む補間演算手段と、上
記補間演算手段が、記憶された上記第１目標値を上記演
算用目標値として使用し、かつ記憶された上記第１差分
値を上記演算用として使用する第１のモードと、記憶さ
れた上記第２目標値を上記演算用目標値として使用し、
かつ記憶された上記第２差分値を上記演算用差分値とし
て使用する第２のモードとを外部から与えられる制御信
号のレベルによって切り苔える切替手段と、上記制御信
号のレベルが上記補間演算手段を上記第１のモードにｔ
〈第１のレベルである間、外部から供給される上記複数
のデータのそれぞれに対する新しい目標値と新しい差分
値をそれぞれ上記第２目標値記憶手段と上記第２差分値
記憶手段に設定し、逆に上記制御信号のレベルが上記補
間演算手段を上記第２のモードに置く第２のレベルであ
る間、外部から供給される上記複数のデータのそれぞれ
に対する新しい目標値と新しい差分値をそれぞれ上記第
１目標値記憶手段と上記第１差分値記憶手段に設定する
パラメータ更新手段とを有することを特徴とする補間装
置が提供される。

この構成の場合、複数のデータに対する目標値と差分値
の記憶手段が２つにパンク化され一方が補間演算用メモ
リとなり、他方が更新パラメータ記憶用メモリとなる関
係を制御信号のレベルによって切り替えるので、記憶容
量は増えるが、補間演算の動作を停止させないですむ利
点があり、より連続的な補間処理を可能とし、したがっ
て連続的な信号処理特性の制御を容易にする。

［実施例］ 以下、図面を参照してこの発明の詳細な説明する。

第１図に本実施例による補間装置ｉｏｏの基本構成を示
す、この補間装置１００は第３図の全体図を示すように
信号処理装置３００の信号処理において使用する係数デ
ータを補間演算によって生成するものであり、特に、信
号処理装置３００におけるｌ信号当りの処理に必要な複
数の係数データを時分割多重化方式で生成する能力を有
している０例えば、信号処理装Ｍ３００として第４図に
示す２次ＩＩＲデジタルフィルタを用いたとすると、１
つの信号に付き、３つの係数に、ｂｌ、ｂ２を補間間ｆ
ｉｌｏＯで生成することになる。この補間装置１００の
各々の係数データの補間演算に必要なパラメータが外部
の非同期で動作するＣＰＵ２００から補間装置１００に
供給される。

これらのパラメータは各係数データの現在値Ｃ（ｎ）、
差分値Ｄ　（ｎ）　、及び目標値Ｔ（ｎ）から成る。

これらのパラメータのうち、各係数データの現在値Ｃ（
ｎ）は第１図の補間装置ｌＯＯのメモリ１０６に記憶さ
れ、各係数データに対する差分値Ｄ　（ｎ）はメモリ１
０７に記憶され、目標値Ｔ（ｎ）はメモリ１０８に記憶
される。補間装置１００の補間演算動作のために、各係
数データについて、現在値Ｃ（ｎ）とその目標値Ｔ（ｎ
）とが比較回路１０１において比較され、その比較結果
はＴ　（ｎ）　＜Ｃ（ｎ）のときに差分値Ｄ　（ｎ）を
反転させるために反転回路１０４に供給される、ととも
に、現在値Ｃ（ｎ）が目標値Ｔ　（ｎ）に達したかどう
かを判定するための情報の１つとして比較回路１０３に
供給される。現在値Ｃ（ｎ）は反転回路１０４を通った
差分値Ｄ（ｎ）と加算器１０５において加算され（Ｔ　
（ｎ）≧Ｃ（ｎ）なら加算結果はＣ（ｎ）　＋Ｄ　（ｎ
）となり、Ｔ　（ｎ）　＜Ｃ（ｎ）なら加算結果はＣ（
ｎ）−Ｄ　（ｎ）となる）、この加算結果が比較回路１
０２で目標値Ｔ（ｎ）と比較され、その比較結果が比較
回路１０３に供給される。比較回路１０３は比較回路１
０１からの比較結果がＴ（ｎ）≧Ｃ（ｎ）で比較回路１
０２からの比較結果がＴ（ｎ）く加算結果のとき、ある
いはＴ（ｎ）＜Ｃ（ｎ）でＴ（ｎ）≧加算結果のとき、
目標値に達した（補間終了）として、ＳＷＩセレクタ１
０９に目標値Ｔ（ｎ）を新しい現在値として選択させ、
そうでない比較結果の組み合わせに対しては、加算器１
０５からの加算結果（補間値）を新しい現在値としてＳ
ＷＩセレクタ１０９に選択させる。

この実施例の特徴に従い、現在値メモリ１０６からの現
在値とセレクタ１０９からの新しい現在値のいずれかを
外部のＣＰＵ２００　（第３図）から与えられる制御信
号Ｆに従って選択し、選択したデータを現在値メモリ１
０６に戻すＳＷ２セレクタ１１０が設けられる。この制
御信号Ｆは２値制御信号であり、論理“ＯＮのときはセ
レクタｌｌＯにセレクタ１０９からの係数データを通し
て現在値メモリ１０６の内容を書き替える補間ｖｔ算動
作を可能にする。しかし、論理“ｌ”のときはこの補間
演算動作を禁止して、単に現在値メモリ１０６の出力を
そのまま現在値メモリ１０６に戻す、ここに、外部のＣ
ＰＵ２００はパラメータの更新を制御信号Ｆが論理“ｌ
”の下で実行する。

即ち、制御信号Ｆ＝１の間に、新目標値Ｔ（ｎ）と新差
分値Ｄ　（ｎ）を転送して目標値メモリ１０８と差分値
メモリ１０７の内容を更新する。

このような構成をとることにより、複数の係数データに
関する補間演算動作を同期させることができる。即ち、
目標値メモリ１０８と差分値メモリ１０７に対するパラ
メータ更新処理が完了した後で、制御信号Ｆが補間動作
禁止レベルである論理“１″から補間動作可使レベルで
ある論理“θ″に転する。これにより、次の係数データ
補間サンプリングサイクルから、目標値メモリ１０８と
差分値メモリ１０７上に更新済のパラメータを用いた補
間動作が開始することになる。これは、時分割多重ベー
スにおける複数の係数データに対する補間処理の同時ス
タートにほかならない、したがって、複数の補間された
係数データの現在値を用いて信号を処理する信号処理装
置３００における信号の入出力関係（信号処理の特性）
をＣＰＵ２００が意図する通りに正確にｉ９御でき、特
に、信号処理装置３００における信号処理として、デジ
タルフィルタのようにその特性が、複数の係数データ間
の時間的なずれに対して敏感となる信号処理を行う場合
に有効である。

なお、第１図では現在値メモリ１０６に対するＣＰＵ２
００からのパラメータ設定のためのラインを省略しであ
るが、実際にはイニシャライズ時に目標値、差分値とと
もに現在値の初期設定がＣＰＵ２００から行われるよう
になっている。

第１図の補間装置１００の具体例を第２図に示す、第２
図の補間装置の各部（及び信号処理装置の各部）は下方
に示すタイミングジェネレータ（制御部）１７の発生す
る種々のタイミング信号によって制御される。メモリｌ
は複数の係数データの夫々に対する目標値、差分値、現
在値を記憶するものであり、第１図の目標値メモリ１０
８と差分値メモリ１０７と現在値メモリ１０６とを組み
合わせたものに相当する。第２図の左方に示すＥＤ、Ｅ
ＤＣＫ、ＥＡ、ＥＡＣＫ、Ｆは外部のＣＰＵ２００から
転送される信号、データである。特に、Ｆはこの実施例
の特徴による２値の制御信号であり、タイミングジェネ
レータ１７に入力され、論理“ｌ”の間、タイミングジ
ェネレータ１７に対し、補間装置１００における補間演
算を禁止状態に置かせ、その間にＥＤ、ＥＤＣＫ。

ＥＡ、ＥＡＣＫを介してＣＰＵ２００によるメモリｌの
パラメータ更新処理を回部にする。更新されるパラメー
タはＥＤババス上乗せられ、タイミングジェネレータ１
７にも入力されるＥＤＣＫクロックのタイミングでＥＤ
Ｒレジスタ７にセットされる。新パラメータを書き込む
べきメモリｌのアドレス情報はＥＡババス乗せられ、タ
イミングジェネレータ１７にも供給されるＥＡＣＫクロ
ックのイミングでＥＡＲレジスタ８にセットされる。外
部書込パラメータレジスタであるＥＤＲレジスタ７の出
力はタイミングジェネレータ１７からの選択信号ＳＬ３
によって制御されるセレクタ１４を介してメモリｌのデ
ータ入力に加えられ。

外部書込アドレスレジスタであるＥＡＲレジスタ８から
のアドレスは同じく選択信号ＳＬ３により制御されるセ
レクタ１５をを介してメモリｌのアドレス入力に加えら
れる。したがって、タイミングジェネレータ１７からメ
モリ書込信号ＷＲがメモリ１に与えられたタイミングで
、外部のＣＰＵ２００の転写した新パラメータがその指
示したメモリｌのアドレスに書き込まれる。前述したよ
うに、この書込が行われるためには、論理“ｌ”のレベ
ルの制御信号゛Ｆがタイミングジェネレータ１７に加え
られていることを必要とする。メモリ１の入力データセ
レクタであるセレクタ１４には補間装置１００の補間結
果、即ちＡＲレジスタ６からの新しい係数データ値も入
力される。また、メモリ２のアドレスセレクタであるセ
レクタ１５にはタイミングジェネレータ１７が補間結果
の書込のために発生するアドレス情報ＡＤも入力される
。

ここで第５図を参照してメモリｌ内のパラメー夕の配置
例を説明する０図示の記憶割当では、各係数用のパラメ
ータＴ、Ｄ、Ｃは連続アドレスに置かれ、特に、最初の
３つのアドレスＯ〜２に第１の係数用の目標値Ｔ　（０
）　、差分値Ｄ　（０）、現在値Ｃ（０）が置かれ、次
の３つのアドレス３〜５に第２の係数用の目標値Ｔ　（
１）　、差分値Ｄ（１）、現在値Ｃ（１）が置かれ、以
下、同様にしてＮ番目の係数用の目標値Ｔ　（Ｎ）　、
差分値Ｄ（Ｎ）、現在値Ｃ（Ｎ）が置かれる。このＮ組
のパラメータセットしたがってＮ個の係数は信号処理装
置３００（第３図）におけるｌ信号（ｌ信号チャンネル
）の処理に必要な係数の個数であり得る。あるいは、信
号処理装置３００が時分割多重処理により、Ｍ個の信号
チャンネルを処理するマルチチャンネル信号処理装置の
場合であって、その処理アルゴリズムがチャンネル間で
同じ場合には、Ｎ７Ｍ個が１信号チャンネル当りの処理
に必要な係数の数となり、これらの係数生成のために３
Ｎ／Ｍ個のパラメータが用いられる。もっとも、信号チ
ャンネルによって、必要な係数の数は異なってもよい０
例えば、第４図の２次ＩＩＲデジタルフィルタに対して
は、Ｔ　（０）　、　Ｄ（０）、ｃ　（０）　をｉａｂ
　ｌ用、Ｔ（１）、Ｄ（１）、Ｃ（０）を係数ｂｚ用、
Ｔ　（２）　、　Ｄ（２）、Ｃ（２）を係数に用とすれ
ばよい、第５図に示すパラメータの記憶割当は例示にす
ぎず、他の任意の適当な記憶割当が可能であり、タイミ
ングジェネレータ１７等によるアドレッシングが容易な
記憶配置であれば好ましい。

第１図に戻って、パラメータメモリｌの出力側にあるＴ
Ｒレジスタ２、ＯＲレジスタ３．ＤＲレジスタ４、ＯＲ
レジスタ５はメモリｌから選択したパラメータ出力を一
時記憶し、特に、ＴＲレジスタ２は目標値Ｔ（ｎ）用、
ＯＲレジスタ３は現在値Ｃ（ｎ）用、ＤＲレジスタ４は
差分値Ｄ（ｎ）用、ＯＲ（出力）レジスタ５は信号処理
装置への係数データ現在値Ｃ（ｎ）出力用であり、それ
ぞれ、タイミングジェネレータ１７からのＣＫ１．ＣＫ
２、ＣＫ３、ＣＫ４の信号で動作する。ＴＲレジスタ２
からの目標値Ｔ（ｎ）とＤＲレジスタ４の差分ｍＤ　（
ｎ）はタイミングジェネレータ１７からの選択信号ＳＬ
Ｉによって制御されるセレクタ１２を選択的に通って加
減算器１６のｉ１入力を形成する。一方、ＯＲレジスタ
３からの現在値データ３と加減算器１６の出力レジスタ
であるＡＲレジスタ６（タイミングジェネレータ１７か
らのクロックＣＫ５で動作する）の出力はタイミングジ
ェネレータ１７からの選択信号ＳＬ２で動作するセレク
タ１３を選択的に経由して加減算器１６の第２人力を形
成する。加減算器１６の動作はタイミングジェネレータ
１７からの３ビツトの信号ＣＡＬと、加減算器１６の出
力の符号ビットＳをクロックＣＫ５のタイミングで取り
込むＦｌフラグ９の状態とによって制御される。

詳細は第６図に示す通りであり、ＣＡＬ＝　０００のと
きはＳＬＩ側のデータ（セレクタ１２からの第１入力）
をＡＲレジスタ６に移動し、ＣＡＬ＝００１のときはＳ
ＬＩとＳＬ２のデータ（セレクタ１２と１３からの第１
と第２人力）の和（ＳＬｔ＋５Ｌ２）をとってＡＲレジ
スタ６に送り、ＣＡＬ＝０１０のときは（ＳＬＩ−５Ｌ
２）を実行して結果をＡＲレジスタ６に送り、ＣＡＬ＝
０１１のと、；は（ＳＬ２−３ＬＩ）を実行Ｌ−’（Ａ
Ｒレジスタ６に送る。Ｆｌフラグ９が加減算器１６の演
算モードに作用するのはＣＡＬ＝　１００のときであり
、Ｆ１＝１であれば加減算器１６は５Ｌ２＝ＳＬ１を実
行し、Ｆ１＝０−１’あればＳＬ２＋ＳＬＩを実行する
。

第２図に戻って、Ｆｌフラグ９の出力は次のＣＫＳクロ
ックでＦ２フラグ１０に入力され、このＦ２フラグ１０
の出力とＦ１フラグ９の出力との排他的論理和がＥＸＯ
Ｒゲー）１１で取られて信号ＦＥが発生し、これがタイ
ミングジェネレータ１７に供給される。ここに、Ｆｌフ
ラグ９は目標値Ｔ（ｎ）と現在値Ｃ，（ｎ）との大小関
係の比較結果を示すとともに、この情報がＦ２フラグ１
０に写された後において目標値Ｔ（ｎ）と加減算結果で
ある現在値Ｃ（ｎ）士差分値Ｄ（ｎ）（士の符号はＦｌ
により決まる）との比較結果を示すのに用いられ、信号
ＦＥはＴ（ｎ）とＣ（ｎ）との大小関係とＴ（ｎ）とＣ
（ｎ）±Ｄ　（ｎ）との大小関係との組合わせ論理（第
１図の比較回路ｌＯ３の出力に相当する情報）をタイミ
ングジェネレータ１７に供給するのに用いられる。した
がって、ＦＥ＝０　（Ｆ１＝Ｆ２＝１かＦ１＝Ｆ２＝０
）はいまだ加減算器１６で生成した新しい係数データが
目標値に達していないこと、即ち補間中であることを示
し、ＦＥ＝１　（Ｆ１＝１、Ｆ２＝０かＦｌ＝０．Ｆ２
＝１）は加減算器１６の演算結果Ｃ（ｎ）±Ｄ（ｎ）が
目標値を超えたこと、即ち補間完了であることを示す、
メモリｌに対する新しい係数データの書込のため、タイ
ミングジェネレータ１７はＦＥ＝０（補間中）を受けた
ときには演算結果Ｃ（ｎ）±Ｄ（ｎ）を新しい係数デー
タの現在値としてメモリｌに書き込み、　ＦＥ＝１（補
間完了）を受けたときにはＴＲレジスタ２にある目標値
２を新しい現在値としてＡＲレジスタ６に通してメモリ
ｌに書き込む。

第７図は第２図の補間装置の動作を示すフローでありこ
のフローの１回のパスで１つの新しい係数データが生成
される。補間装置は信号処理装置３００の１サンプリン
グ周期の間に、その信号処理で必要な複数の係数データ
を信号処理装置３００に供給しなければならないので、
その間にパラメータメモリｌに対するアドレッシングを
進めながら、同じ回数だけ図示のフローを録り返す時分
割多重化処理を実行する。

ｎ番目の係数生成サイクルの最初のステップ（タイムス
ロット）７−１で制御部（タイミングジェネレータ）１
７はメモリ１からｎ番目の係数に対する目標値Ｔ（ｎ）
を取り出し、ＴＲレジスタ２にセットする０次の７−２
でメモリｌからｎ番目の係数の現在値Ｃ（ｎ）を取り出
し、ＯＲレジスタ３と信号処理装Ｎ３００への係数出力
レジスタであるＯＲレジスタ５にセットする。７−３で
タイミングジェネレータ１７はセレクタ１２に目標値Ｔ
（ｎ）（ＴＲレジスタ）を選択させ、セレクタ１３に現
在値Ｃ（ｎ）（ＣＲレジスタ）を選択させ、加減算器１
６にＣＡＬ＝０１０を加えてＴＲ−ＣＲを実行させ、こ
の演算結果の符号ビットＳをＦｌフラグ９にセットする
、とともにメモリｌからのｎ番目の係数に対する差分値
Ｄ（ｎ）を取り出しＤＲレジスタ４にセットする。

この結果、Ｆ１７ラグ９からの目標値Ｔ（ｎ）と現在値
Ｃ（ｎ）の大小関係を示す信号Ｆ１が加減算器１６に加
えられる（７−４）、ここで、タイミングジェネレータ
１７はＣＡＬ＝　１００を加減算器１６に加える。この
ため、Ｆ１＝１、即ち目標値Ｔ（ｎ）＜現在値Ｃ（ｎ）
のときは、加減算器１６によりＣ（ｎ）　−Ｄ　（ｎ）
が実行され（７−５）、Ｆｌ＝０、即ち目標値Ｔ（ｎ）
≧現在値Ｃ（ｎ）のときは、加減算器１６によりＣ（ｎ
）＋ｎ　（ｎ）が実行される（７−６）、この演算結果
はタイミングジェネレータ１７の制御によりＡＲレジス
タ６にセットされる。７−７で制御部（タイミングジェ
ネレータ）１７はセレクタ１２に目標値Ｔ　（ｎ）（Ｔ
Ｒレジスタ）を選択させ、セレクタ１３に演算結果Ｃ（
ｎ）±Ｄ（ｎ）（ＡＲレジスタ）を選択させ、加減算器
１６にＣＡＬ＝Ｏ１Ｏを与えて（目標値Ｔ（ｎ）−演算
結果）を実行させる。そして、Ｆ１フラグ９にあった目
標値Ｔ（ｎ）と現在値Ｃ（ｎ）との大小関係を示す情報
ＦｌをＦ２フラグｌＯに移すとともに、加減算器１６か
ら出力される目標値Ｔ（ｎ）”と演算結果Ｃ（ｎ）±Ｄ
（ｎ）との大小関係を示す符号ビットＳをＦｌフラグ９
にセットする。これ以降の処理は外部のＣＰＵ２００か
ら与えられた制御信号Ｆの論理レベルによって分かれる
（７−８）０図示のように、Ｆ＝１のときにはタイミン
グジェネレータ１７はＣＰＵ２００から書込パラメータ
が転送されているものとしてメモリ１への書込を実行す
る（７−１０）、詳細には、書込はＥＤＲレジスタ７と
ＥＡＲレジスタ８に対を成す正しい情報（新しい書込パ
ラメータとそのアドレス）が置かれている状況で実行し
なければならない、このための、保証としてＣＰＵ２０
０からのストローブ信号ＥＤＣＫ、ＥＡＣＫもタイミン
グジェネレータ１７に与えられ、このストローブ条件も
成立しているときに、タイミングジェネレータ１７はセ
レクタ１４にＥＡＲレジスタデータを選択させ、書込パ
ルスＷＲを与えて、メモリｌへの新しいパラメータの書
込を実行する。この書込処理（パラメータ更新処理）７
−１０が行われるルートには加減算器１０の出力である
新しい係数データをメモリｌに戻す処理は含まれない、
これにより、ＣＰＵ２００からの制御信号ＦがＦ＝０と
なる外部書込モードの間は、補間装置１００における補
間演算動作が禁止されることになり、メモリ１上にある
各係数の現在値Ｃ（ｎ）はその間、固定され、７−２を
介して同じ値の係数データが信号処理装置３００に送ら
れる。したがって、第８図に示すように、外部のＣＰＵ
２００は制御信号Ｆを論理“ｌ”にセットした後、自由
に所要の新パラメータをＥＤババスＥＡババスＥＤＣＫ
線、ＥＡＣＫ線を介して補間装置に転送することができ
る。なお、第８図のタイムチャートは、信号処理装置３
００として第４図の２次ＩＩＲデジタルフィルタを想定
しており、したがって、そのフィルタリング特性の初期
設定のときには、係数Ｋに対する目標値、現在値、差分
値のパラメータＫＴ、ＫＣ，ＫＤ、係数ｂｌに対する目
標値、現在値、差分値のパラメータｂｌＴ、ｂｌＣ，ｂ
ｌＤ、係数ｂ２に対する目標値、現在値、差分値のパラ
メータｂ２Ｔ、ｂ２Ｃ，ｂ２Ｄをすべて転送するが、２
回目以降のパラメータ更新のときには現在値ＫＣ，ｂｌ
ｃ、ｂ２Ｇについては転送しない（デジタルフィルタに
おける係数データのスキップ変化現象を避けなければな
らないので）。

第８図に示すようにＣＰＵ２００は所要の新パラメータ
の転送完了後に、制御信号Ｆを論理“０″にリセットす
る。この直後の動作について第７図を参照して説明する
６本実施例の補間装置にとってＣＰＵ２００からの制御
信号Ｆの変化は信号処理装置３００における信号のため
の係数データを用いるサンプリング周期の開始時、即ち
、補間装置が信号に対する係数データセッ′トの生成を
開始するときに生じるようになっている。これは、ＣＰ
Ｕ２００からの制御信号Ｆを受けるタイミングジェネレ
ータ内にサンプリング周期に同期して動作する同期用フ
リップフロップ（Ｄ　Ｆ　Ｆ）に制御信号Ｆを入力し、
この同期用フリップフロップの出力を第７図の７−８に
示す条件分岐信号Ｆとして用いることで実現できる。こ
れにより、ＣＰＵ２００が制御信号Ｆを論理“０″に立
ち下げたサンプリングサイクルの次のサンプリングサイ
クルから７−８のＦ＝０が成立する。Ｆ＝０の期間中、
タイミングジェネレータ１７はＥＸＯＲゲート１１から
のＦＥ信号によって異なる制御を行う、即ち、ＦＥ＝０
　（Ｆ１＝Ｆ２）のときはいまだ演算結果Ｃ（ｎ）±Ｄ
（ｎ）が目標値Ｔ（ｎ）に達していないので、補間値を
示す演算結果を新しい係数データの現在値としてＡＲレ
ジスタ６から、セレクタ１４を介してメモリｌに書き込
む（７−１２）、一方、ＦＥ＝１　（Ｆ１＃Ｆ２）のと
きは演算結果Ｃ（ｎ）±Ｄ　（ｎ）が目標値Ｔ（ｎ）を
超えているので、加減算器１６への制御信号ＣＡＬｔ−
ＣＡＬ＝０００として、ＴＲレジスタ２にある目標値Ｔ
（ｎ）をＡＲレジスタ６に移し、その後で、ＡＲレジス
タ６からメモリｌへのデータ移動を行う（７−１１，７
−１２）。

この結果、ＣＰＵ２００からの制御信号Ｆが論理“Ｏ″
に転じた次のサンプリングサイクルから、処理信号に対
する複数の係数データＣ（０）、Ｃ（１）・・・・・・
Ｃ（ｎ）の補間演算が、更新済のパラメータに基づいて
一斉に開始することになる。即ち、第９図に示すように
、Ｆ＝０への変化後の次のサンプリングサイクルから補
間開始ＳＹとなり、そのサイクル内で最初の補間された
係数データのセット（第９図ではＣ（Ｏ）　、Ｃ（１）
、Ｃ（２））が生成される。これは時分割多重化処理に
おける複数の係数データの同期補間演算の［１１１始に
外ならない、この結果、ＣＰＵ２００から信号処理装置
ｉ！１３００における信号処理の特性を高精度にかつ実
時間で制御可能となる。従来技術の補間装置では非周期
であるＣＰＵ２００から新しいパラメータが転送される
と、そのままそのパラメータを用いて補間演算を行うた
め、係数データ間の補間演算サイクルがずれてしまい、
係数感度が高いデジタル信号処理を行う場合に大きな問
題を生じていたが１本実施例の構成１作用により、この
問題が完全に解決される。

第４図に示す２次ＩＩＲデジタルフィルタを実現可能な
演算回路を第１θ図に示し、その動作のフローを第１１
図に示す、第１Ｏ図において制御信号は図示していない
が、第２図のタイミングジェネレータ（制御部）１７か
ら供給可能である。

パイプライン動作の演算回路では１１−１において、Ｖ
ＲＡＭ２１から信号の前回のサンプルＷ１を取り出し、
セレクタ２８を介してＷＲレジスタ２４にセットする。

このとき、補間装置１００（第２図）の方では係数ｂｌ
が生成され、ＯＲレジスタ５にセットされる。更にｉ　
ｉ−ｔではパイプライン方式に従い先行するサンプリン
グサイクルの信号処理も行っている。即ち、ＷＲレジス
タ２４に入っていた１つ先行する処理すべき入力信号Ｉ
ＮをＯＲレジスタ５（第２図）に入っていたｌサンプリ
ング周期分先行す−る係ａＫとが乗算器２２で乗算され
、その結果ＫＸＩＮがＭＲレジスタ２５にセットされる
。更に、ＭＲレジスタ２５に入っていた１サンプリング
先行するｂ２Ｗ２とＡＣＣレジスタ（アキュームレータ
）２６からセレクタ２４を介したｌサンプリング先行す
るｂｌＷｌが加算器２３で加算され、その結果（ｂｌＷ
１＋　ｂ２Ｗ２）がＡＣＣレジスタ２６にセットされる
０次の１１−２で、ＷＲレジスタ２４からの前サンプル
Ｗ１とＯＲレジスタ５からの係数ｂｌとが乗算器２２で
乗算され、ＭＲレジスタにセットされるとともに、ＯＲ
レジスタ５には補間装置１００の生成した係数ｂ２の現
在値がセットされ、ＷＲレジスタ２４にはＶＲＡＭ２１
から読み出した前々回のサンプルＷ２がセットされる。

また、ｌサンプリング先行する信号処理のため、ＭＲレ
ジスタ２５からのＫＸＩＮとＡＣＣレジスタ２６から（
７）（ｂｌｘＷ１＋ｂ２ＸＷ２）とが加算器２３で加算
されて出力信号のサンプルを表わす（Ｋ　　ＩＮ＋ｂｌ
Ｗ１＋ｂ２Ｗ２）が生成されＡＣＣレジスタ２６にセッ
トされる。１１−３ではＷＲレジスタ２５からの前々回
信号サンプルＷ２とＯＲレジスタ５からの係ａｂ２が乗
算器２２で乗算され、その結果ｂ２ＸＷ２がＭＲレジス
タ２５にセットされ、新たにＷＲレジスタ２５には入力
信号の現サンプルＩＮがセレクタ２８を介してセットさ
れ、ＯＲレジスタ５には係数にの現在値がセットされる
。またＭＲレジスタ２５にあったｂ　ＩＷＩは加算器２
３（このときセレクタ２８出力はゼロ）を介してＡＣＣ
レジスタ２６にセットされる。更に、ｌサンプリング先
行する信号処理のため、ＡＣＣレジスタ２６にあった１
つ先行する出力信号のサンプルはＯＯレジスタ２７にセ
ットされ、００レジスタ２７にセットされていた２つ先
行する出力信号のサンプルはＶＲＡＭ２１に書き込まれ
る。１１−３の後、１１−１に戻りループ処理を繰り返
す。

１つの出力信号のサンプルの生成について述べると、最
初の１１−１で、ｂｌとＷｌとを読み出し、１１−２で
ｂｔｘｗｔを実行するとともに５２とＷ２を読み出し、
１１−３で、ｂｌＸＷｌでＡＣＣを初期化し、ｂ２ＸＷ
２を実行し、にと■Ｎとを読み出し、２回目のｉ　ｉ−
ｔでＫＸＩＮを実行し、ＡＣＣにｂ２Ｗ２をたしてｂｌ
Ｗ１＋ｂ２Ｗ２を得、２回目の１１−２でＡＣＣにＫＸ
ＩＮをたして出力サンプルを得、それを１１−３でＯＯ
にセットし、３回目の１１−３でそのサンプルをＯＯか
らＶＲＡＭに書き込む、したがって、第４図に示す２次
ＩＩＲデジタルフィルタの処理が実現されていることは
明らかである。なお、第４図の論理構成において、４６
は加算器４４の出力サンプルＯＵＴが入力される前サン
プル用の遅延素子、これに結合する４７は前々回サンプ
ル用の遅延素子、４２は前回サンプルＷｌに係ａｂｌを
乗算する乗算器、４３は前々回サンプルＷ２に係数ｂ２
を乗算する乗算器、４５は乗算器４２の出力ｂｔｗｔと
乗算器４３の出力ｂ２Ｗの和をとる加算器、４４は乗算
器４１で入力信号のサンプルＩをに倍したものを加算器
４５からの出力（ｂｌＷｌ＋ｂ２Ｗ２）に加算する加算
器の各機能を表わしている。

なお、マルチ信号チャンネルの２次ＩＩＲデジタルフィ
ルタを実現するには、第１１図に示す処理をパスの都度
、ＶＲＡＭ２１に対する信号チャンネルのためのアドレ
ッシングを進めながら信号チャンネル数だけ繰り返せば
よい。

以上のように１本実施例では、外部のＣＰＵ２００から
の制御信号Ｆにより、Ｆ＝１のときＣＰＵ２００により
パラメータメモリｌに対する所望のパラメータ更新を許
容しつつ補間装置１００における新パラメータによる補
間演算をその間禁止し、Ｆ＝１からＦ＝０の遷移に応答
して更新済の複数のパラメータによる複数の係数データ
の補間演算を可能にしているので、信号処理装置３００
における信号の処理特性を正確にコントロールできる。

しかしながら、この発明はこの実施例に限定されず、種
々の変形、変更が可能である。

ｌ変形例に係る補間装置の基本構成と動作を第１２図と
第１３図に示す、この例では、複数の係数データのそれ
ぞれに対する目標値と差分値のパラメータメモリがバン
クＡとバンクＢの２バンク用意される。この２つのメモ
リバンクＡ、Ｂは補間演算部ＺＯＯＭにより、交代で参
照される。即ち、外部のＣＰＵ２００から出力される制
御信号Ｆが第１の論理レベル、例えば“Ｏ″のときには
、セレクタＳｌと５２が図示の実線位置に置かれ、ＣＰ
Ｕ２００Ｍからの更新目標値、差分値がセレクタＳｌを
介してバンクＢの方に転送され、この間、補間演算部１
００Ｍの方はセレクタＳ２を介してバンクＡの方にある
目標値と差分値を利用して現在値メモリ５００の内容で
ある係数データ現在値Ｃ（ｎ）の補間を行い、それを信
号処理部３００Ｍに供給する。一方、制御信号Ｆが論理
レベル“１″に変化するとセレクタＳ１、Ｓ２の状態は
点線位置に移動し、ＣＰＯ２００Ｍからの新目標値と新
差分値はバンクＡに書き込まれ、その間、補間演算部Ｚ
ＯＯＭは補間演算のためにセレクタＳ２を介してバンク
Ｂの方のデータを使用する（第１３図参照）、現在値メ
モリ５００の初期設定は上述した実施例と同様にＣＰＵ
２００Ｍから行われるが、いったん動作し始めると、以
降の信号処理部３００Ｍの特性変更のための目標値、差
分値の更新及び更新値による係数データの生成は上述し
たように制御信号ＦによるバンクＡ、Ｂの切替に従って
制御される。

この変形例は上記実施例に比べ、目標値と差分値のため
のパラメータメモリの記憶容量が２倍になる不利がある
が、代りに、補間演算部ＺＯＯＭにおける動作禁止状態
（上記実施例の場合、Ｆ＝１の間、補間動作禁止状態に
なる）がなくなる。

したがって、補間演算部１００Ｍで生成する現在値が目
標値に達した後、実質上遅れなしに次の目標値への補間
演算動作に移行でき、連続的な特性のダイナミック制御
が容易である。即ち、ＣＰＵ２００Ｍは目標値と差分値
と現在値のパラメータと補間演算部ＺＯＯＭの演算速度
とから、現在値が目標値に達するまでの時間は予測可能
なので、それに合わせて、適時、新目標値と新差分値の
転送と制御信号のレベル切替を行い得る。

なお、上記実施例では、ＣＰＵ２０．Ｏからの制御信号
Ｆをタイミングジェネレータ１７内で内部のサンプリン
グサイクルに同期化して用いていることで複数係数デー
タに対する補間演算の完全な同期スタートを実現してい
るが、この同期化手段はなくても、補間係数データ間の
タイミングスキューは高々１サンプリングタイムである
ので、格別に厳しい信号処理が要求される用途以外では
省略できる。

なお所望であれば、バンクＡとバンクＢの片方を補間演
算専用のメモリとし他方を外部パラメータ更新装ｇｌ（
ＣＰＵ）による更新専用のメモリとして使用し、Ｆのよ
うな制御信号のエツジトリガーあるいはマルチビットの
制御信号の特定レベルに応答して、更新専用メモリから
補間演算専用メモリへのパラメータ移動を行うようにし
てもよい。

［発明の効果］ 最後に特許請求の範囲に記載の発明の効果を述べる。

請求項１によれば、制御信号供給手段から供給する制御
信号を合図として補間演算実行手段における複数のデー
タに関する補間演算が開始するので、従来のように、そ
れぞれのパラメータの更新がそのまま補間演算で使用さ
れることによって生じる補間データ間のタイミングスキ
ューの問題を解消でき、Ｍ１数の補間データを信号処理
で使用する信号処理装置の動作特性を高精度にコントロ
ール可能であり、特にデジタルフィルタの実時間ベース
のダイナミックな特性制御に有効である。

請求項２は目標値と差分値のパラメータ更新中において
補間演算手段の動作を禁止状態とすることで、目標値記
憶手段と差分値記憶手段の記憶容量を最小化できる。ま
た補間を禁止状態とするための手段もセレクタ等の簡単
な回路で容易に実現できる。

請求項３は目標値と差分値の記憶手段を２系統用意し、
この２つの系統を更新と演算のために排他的に使用する
とともに、この排他的な使用関係を制御信号のレベルに
よって切替るようにしたので、記憶容量は請求項２に比
べて大きくなるが、補間動作の中断が実質上なくなり、
連続的に信号処理の特性を制御するのが容易となる利点
がある。

【図面の簡単な説明】

第１図はこの発明の実施例による補間装置の基本構成を
示す図、 第２図は第１図の補間装置の具体的な回路構成例を示す
図、 第３図は補間装置を含む全体構成図、 第４図は第３図の信号処理装置として使用可能な２次Ｉ
ＩＲデジタルフィルタの論理構成図、第５図は第２図の
メモリｌのマツプ例を示す図、 第６図は第２図の加減算器１６の演算論理を示す図。 第７図は第２図の補間装置の動作を示すフローチャート
。 第８図は第２図の補間装置のタイムチャート。 第９図は第２図の補間装置のもう１つのタイムチャート
。 第１θ図は第４図の２次ＩＩＲデジタルフィルタを実現
する演算回路の構成図。 第１１図は第１０図の演算回路の動作を示すフローチャ
ート。 第１２図は変形例による補間１ａＭの基本構成を示す図
、 第１３図は第１２図の補間装置の動作のタイムチャート
である。 １０１−１０３・・・・・・比較部、１０６・・・・・
・目標値メモリ、１０７・・・・・・差分値メモリ、１
０８・・・・・・現在値メモリ、１１０・・・・・・セ
レクタ、Ｆ・・・・・・制御信号、Ａ・・・・・・第１
バンクメモリ、Ｂ・・・・・・第２　／＜　７　’）メ
モリ、５００・・・・・・現在値メモリ、３１．Ｓ２・
・・・・・セレクタ。 命 体重１欠 ２寒１１Ｒテ゛シタ几フ４１Ｌクー 第５図 メモリ１のマッフ″ｇす 第６図 刃ロフ敢（筐！１６フー算論憤！。 Ｓ！″ＩＭ闇！梧 第９図 タイム士ヤード（ＩＩ）

Claims (3)

【特許請求の範囲】
1. （１）複数のデータを補間する補間装置において、上記
   複数のデータのそれぞれについて、与えられた目標値に
   向けて、データの現在値を差分値によって演算して新た
   なデータの現在値を生成する補間演算実行手段と、 新しい目標値と新しい差分値を供給する新パラメータ供
   給手段と、 上記新パラメータ供給手段による供給完了を示す制御信
   号を供給する制御信号供給手段と、上記制御信号に応答
   して上記新しい目標値と上記新しい差分値による上記補
   間演算実行手段の演算を開始させる同期補間演算開始手
   段と、 を有することを特徴とする補間装置。
2. （２）複数のデータを補間する補間装置において、上記
   複数のデータのそれぞれの現在値を記憶する現在値記憶
   手段と、 上記複数のデータのそれぞれの目標値を記憶する目標値
   記憶手段と、 上記複数のデータのそれぞれの差分値を記憶する差分値
   記憶手段と、 上記複数のデータのそれぞれについて、記憶された上記
   現在値と上記差分値とから記憶された上記目標値に向け
   て新しい現在値を時分割多重ベースで生成するとともに
   生成した新しい現在値を上記現在値記憶手段に書き込ん
   で補間を行う補間演算手段と、 外部から供給された新しい目標値と新しい差分値をそれ
   ぞれ上記目標値記憶手段と上記差分値記憶手段に書込ん
   で更新を行うパラメータ更新手段と、 上記パラメータ更新手段の更新動作中、外部から与えら
   れる制御信号に従って上記補間演算手段の補間動作を禁
   止するとともに、更新動作の完了後、上記制御信号の変
   化に応答して上記補間演算手段の補間動作を開始させる
   補間開始手段と、を有することを特徴とする補間装置。
3. （３）複数のデータを補間する補間装置において、上記
   複数のデータのそれぞれの現在値を記憶する現在値記憶
   手段と、 上記複数のデータのそれぞれに対する第１目標値を記憶
   する第１目標値記憶手段と、 上記複数のデータのそれぞれに対する第２目標値を記憶
   する第２目標値記憶手段と、 上記複数のデータのそれぞれに対する第１差分値を記憶
   する第１差分値記憶手段と、 上記複数のデータのそれぞれに対する第２差分値を記憶
   する第２差分値記憶手段と、 上記複数のデータのそれぞれについて、記憶された上記
   現在値と演算用差分値とから演算用目標値に向けて新し
   い現在値を時分割多重化ベースで生成し、生成した新し
   い現在値を上記現在値記憶手段に書き込む補間演算手段
   と、 上記補間演算手段が、記憶された上記第１目標値を上記
   演算用目標値として使用し、かつ記憶された上記第１差
   分値を上記演算用として使用する第１のモードと、記憶
   された上記第２目標値を上記演算用目標値として使用し
   、かつ記憶された上記第２差分値を上記演算用差分値と
   して使用する第２のモードとを外部から与えられる制御
   信号のレベルによって切り替える切替手段と、 上記制御信号のレベルが上記補間演算手段を上記第１の
   モードに置く第１のレベルである間、外部から供給され
   る上記複数のデータのそれぞれに対する新しい目標値と
   新しい差分値をそれぞれ上記第２目標値記憶手段と上記
   第２差分値記憶手段に設定し、逆に上記制御信号のレベ
   ルが上記補間演算手段を上記第２のモードに置く第２の
   レベルである間、外部から供給される上記複数のデータ
   のそれぞれに対する新しい目標値と新しい差分値をそれ
   ぞれ上記第１目標値記憶手段と上記第１差分値記憶手段
   に設定するパラメータ更新手段と、を有することを特徴
   とする補間装置。