JP3092128B2 - 補間装置 - Google Patents

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は補間装置に関し、特に、信号処理装置（例
えばデジタルフィルタ）における信号処理に必要な複数
のデータを補間する補間装置に関し、更に詳細には、こ
の種の補間装置におけるパラメータ更新／補間演算のタ
イミング制御に関する。

［従来技術とその問題点］ 与えられた目標値に向けて、データの現在値と差分値
との加減算により新しいデータの補間値を逐次形成する
補間装置は既知である。信号処理装置用の補間装置は信
号処理装置での処理（例えばデジタルフィルタリング処
理）に必要なデータを提供するものであるが、多くの信
号処理で必要なデータの個数は複数であり、時には処理
する信号（信号チャンネル）の数自体も複数であり得る
ため、時分割多重化技術が補間装置、信号処理装置の双
方で採用されることが多い。

この種の多数のデータ補間を行う補間装置の演算に必
要なパラメータの数は目標値と差分値のパラメータを考
慮して補間データ数の３倍あり、したがって、補間装置
に対して新しいパラメータセットを与える外部のパラメ
ータ更新装置（代表的にはマイクロコンピュータのCP
U）のパラメータ転送にはかなりの時間を要する。ここ
に、外部のCPUは補間装置とは非同期のタイミングで動
作するので、このパラメータ転送に係る新しいパラメー
タをいつから補間装置側で有効として扱い補間演算に使
用するかが問題である。残念ながら、従来技術では外部
から新しいパラメータが転送されて内部のパラメータメ
モリに書き込まれると、自動的にそのメモリ内容を補間
演算のためにアクセスするため、複数の補間データ間の
タイミングのずれが小さくなく、特に、信号処理装置が
デジタルフィルタのように補間データを信号の係数デー
タとして用いるような場合には、係数感度が高いために
上記複数の補間データ間のタイミングのずれによってフ
ィルタ特性が期待した特性から相当はずれてしまうとい
う問題があった。要するに、従来技術では、新しいパラ
メータセットによって同時に開始することが望ましい補
間動作の起動が、非同期の外部更新装置からの転送に従
い、パラメータごとにばらばらに始まるという欠点があ
った。

［発明の目的］ したがって、この発明の目的は外部のパラメータ更新
装置と補間装置との間をタイミング調整し、更新に係る
パラメータセットによる複数のデータ補間が一斉に開始
できるようにした補間装置を提供することである。

［発明の構成、作用］ この発明によれば、複数のデータを補間する補間装置
において、上記複数のデータのそれぞれについて、与え
られた目標値に向けて、データの現在値と補間用の差分
値とを用いた演算によって、新たなデータの現在値を生
成する補間演算実行手段と、前記補間演算実行手段の演
算とは非同期に、新しい目標値および新しい差分値を供
給する新パラメータ供給手段と、上記新パラメータ供給
手段による供給完了を示す制御信号を供給する制御信号
供給手段と、前記新パラメータ供給手段による、前記新
しい目標値および新しい差分値の供給が開始されると、
前記補間演算実行手段の動作を禁止するとともに、上記
制御信号に応答して、上記新しい目標値に向けて、デー
タの現在値と上記新しい差分値とを用いた、上記補間演
算実行手段による演算を開始させる補間演算制御手段
と、を有することを特徴とする補間装置が提供される。

この構成によれば、制御信号に応答して新目標値と新
差分値を含むパラメータセットによる複数の補間データ
（新たなデータの現在値）の生成が実質上、同期して開
始する。したがって、外部から補間装置を通じて制御す
る信号処理装置の特性を正確にコントロール可能にな
る。

一構成例において、上記複数のデータのそれぞれの現
在値を記憶する現在値記憶手段と、上記複数のデータの
それぞれの目標値を記憶する目標値記憶手段と、上記複
数のデータのそれぞれの補間用の差分値を記憶する差分
値記憶手段と、上記複数のデータのそれぞれについて、
記憶された上記現在値と上記差分値とを用いた演算によ
って、記憶された上記目標値に向けて、新しい現在値を
時分割多重ベースで繰り返して生成するとともに、生成
した新しい現在値を上記現在値記憶手段に書き込むよう
に動作する補間演算手段と、前記補間演算手段の演算と
は非同期に外部から供給された新しい目標値および新し
い差分値を、それぞれ上記目標値記憶手段および上記差
分値記憶手段に書き込んで更新を行うパラメータ更新手
段と、上記パラメータ更新手段の更新動作中、外部から
与えられる制御信号に従って上記補間演算手段の動作を
禁止するとともに、更新動作の完了後、上記制御信号の
変化に応答して上記補間演算手段の動作を開始させる補
間制御手段と、を有することを特徴とする補間装置が提
供される。

この構成の場合、制御信号の値によって、補間動作を
禁止モードに置きながらのパラメータの更新と、更新後
の制御信号の別の値による補間動作の可能モードとを設
定できるので、パラメータ更新終了後の制御信号の変化
を合図として複数のデータ補間を一斉に開始できる。

もう１つの構成例においては、上記複数のデータのそ
れぞれの現在値を記憶する現在値記憶手段と、上記複数
のデータのそれぞれに対する第１目標値を記憶する第１
目標値記憶手段と、上記複数のデータのそれぞれに対す
る第２目標値を記憶する第２目標値記憶手段と、上記複
数のデータのそれぞれに対する補間用の第１差分値を記
憶する第１差分値記憶手段と、上記複数のデータのぞれ
ぞれに対する補間用の第２差分値を記憶する第２差分値
記憶手段と、上記複数のデータのそれぞれについて、記
憶された上記現在値と演算用差分値とを用いた演算によ
って、演算用目標値に向けて、新しい現在値を時分割多
重化ベースで繰り返して生成し、生成した新しい現在値
を上記現在値記憶手段に書き込むように動作する補間演
算手段と、上記補間演算手段が、記憶された上記第１目
標値を上記演算用目標値として使用し、かつ記憶された
上記第１差分値を上記演算用として使用する第１のモー
ドと、上記補間演算手段が、記憶された上記第２目標値
を上記演算用目標値として使用し、かつ記憶された上記
第２差分値を上記演算用差分値として使用する第２のモ
ードとを、外部から与えられる制御信号のレベルによっ
て切り替える切替手段と、上記制御信号のレベルが上記
補間演算手段を上記第１のモードに置く第１のレベルで
ある間、外部から供給される上記複数のデータのそれぞ
れに対する新しい目標値と新しい差分値をそれぞれ上記
第２目標値記憶手段と上記第２差分値記憶手段に設定
し、逆に上記制御信号のレベルが上記補間演算手段を上
記第２のモードに置く第２のレベルである間、外部から
供給される上記複数のデータのそれぞれに対する新しい
目標値と新しい差分値をそれぞれ上記第１目標値記憶手
段と上記第１差分値記憶手段に設定するパラメータ更新
手段とを有することを特徴とする補間装置が提供され
る。

この構成の場合、複数のデータに対する目標値と差分
値の記憶手段が２つにバンク化され一方が補間演算用メ
モリとなり、他方が更新パラメータ記憶用メモリとなる
関係を制御信号のレベルによって取り替えるので、記憶
容量は増えるが、補間演算の動作を停止させないですむ
利点があり、より連続的な補間処理を可能とし、したが
って連続的な信号処理特性の制御を容易にする。

［実施例］ 以下、図面を参照してこの発明の実施例を説明する。

第１図に本実施例による補間装置100の基本構成を示
す。この補間装置100は第３図の全体図を示すように信
号処理装置300の信号処理において使用する係数データ
を補間演算によって生成するものであり、特に、信号処
理装置300における１信号当りの処理に必要な複数の係
数データを時分割多重化方式で生成する能力を有してい
る。例えば、信号処理装置300として第４図に示す２次I
IRデジタルフィルタを用いたとすると、１つの信号に付
き、３つの係数Ｋ、b1、b2を補間装置100で生成するこ
とになる。この補間装置100の各々の係数データの補間
演算に必要なパラメータが外部の非同期で動作するCPU2
00から補間装置100に供給される。これらのパラメータ
は各係数データの現在値Ｃ（ｎ）、差分値Ｄ（ｎ）、及
び目標値Ｔ（ｎ）から成る。

これらのパラメータのうち、各係数データの現在値Ｃ
（ｎ）は第１図の補間装置100のメモリ106に記憶され、
各係数データに対する差分値Ｄ（ｎ）はメモリ107に記
憶され、目標値Ｔ（ｎ）はメモリ108に記憶される。補
間装置100の補間演算動作のために、各係数データにつ
いて、現在値Ｃ（ｎ）とその目標値Ｔ（ｎ）とが比較回
路101において比較され、その比較結果はＴ（ｎ）＜Ｃ
（ｎ）のときに差分値Ｄ（ｎ）を反転させるために反転
回路104に供給される、とともに、現在値Ｃ（ｎ）が目
標値Ｔ（ｎ）に達したかどうかを判定するための情報の
１つとして比較回路103に供給される。現在値Ｃ（ｎ）
は反転回路104を通った差分値Ｄ（ｎ）と加算器105にお
いて加算され（Ｔ（ｎ）≧Ｃ（ｎ）なら加算結果はＣ
（ｎ）＋Ｄ（ｎ）となり、Ｔ（ｎ）＜Ｃ（ｎ）なら加算
結果はＣ（ｎ）−Ｄ（ｎ）となる）、この加算結果が比
較回路102で目標値Ｔ（ｎ）と比較され、その比較結果
が比較回路103に供給される。比較回路103は比較回路10
1からの比較結果がＴ（ｎ）≧Ｃ（ｎ）で比較回路102か
らの比較結果がＴ（ｎ）＜加算結果のとき、あるいはＴ
（ｎ）＜Ｃ（ｎ）でＴ（ｎ）≧加算結果のとき、目標値
に達した（補間終了）として、SW1セレクタ109に目標値
Ｔ（ｎ）を新しい現在値として選択させ、そうでない比
較結果の組み合わせに対しては、加算器105からの加算
結果（補間値）を新しい現在値としてSW1セレクタ109に
選択させる。

この実施例の特徴に従い、現在値メモリ106からの現
在値とセレクタ109からの新しい現在値のいずれかを外
部のCPU200（第３図）から与えられる制御信号Ｆに従っ
て選択し、選択したデータを現在値メモリ106に戻すSW2
セレクタ110が設けられる。この制御信号Ｆは２値制御
信号であり、論理“0"のときはセレクタ110にセレクタ1
09からの係数データを通して現在値メモリ106の内容を
書き替える補間演算動作を可能にする。しかし、論理
“1"のときはこの補間演算動作を禁止して、単に現在値
メモリ106の出力をそのまま現在値メモリ106に戻す。こ
こに、外部のCPU200はパラメータの更新を制御信号Ｆが
論理“1"の下で実行する。即ち、制御信号Ｆ＝１の間
に、新目標値Ｔ（ｎ）と新差分値Ｄ（ｎ）を転送して目
標値メモリ108と差分値メモリ107の内容を更新する。

このような構成をとることにより、複数の係数データ
に関する補間演算動作を同期させることができる。即
ち、目標値メモリ108と差分値メモリ107に対するパラメ
ータ更新処理が完了した後で、制御信号Ｆが補間動作禁
止レベルである論理“1"から補間動作可能レベルである
論理“0"に転ずる。これにより、次の係数データ補間サ
ンプリングサイクルから、目標値メモリ108と差分値メ
モリ107上に更新済のパラメータを用いた補間動作が開
始することになる。これは、時分割多重ベースにおける
複数の係数データに対する補間処理の同時スタートにほ
かならない。したがって、複数の補間された係数データ
の現在値を用いて信号を処理する信号処理装置300にお
ける信号の入出力関係（信号処理の特性）をCPU200が意
図する通りに正確に制御でき、特に、信号処理装置300
における信号処理として、デジタルフィルタのようにそ
の特性が、複数の係数データ間の時間的なずれに対して
敏感となる信号処理を行う場合に有効である。

なお、第１図では現在値メモリ106に対するCPU200か
らのパラメータ設定のためのラインを省略してあるが、
実際にはイニシャライズ時に目標値、差分値とともに現
在値の初期設定がCPU200から行われるようになってい
る。

第１図の補間装置100の具体例を第２図に示す。第２
図の補間装置の各部（及び信号処理装置の各部）は下方
に示すタイミングジェネレータ（制御部）17の発生する
種々のタイミング信号によって制御される。メモリ１は
複数の係数データの夫々に対する目標値、差分値、現在
値を記憶するものであり、第１図の目標値メモリ108と
差分値メモリ107と現在値メモリ106とを組み合わせたも
のに相当する。第２図の左方に示すED、EDCK、EA、EAC
K、Ｆは外部のCPU200から転送される信号、データであ
る。特に、Ｆはこの実施例の特徴による２値の制御信号
であり、タイミングジェネレータ17に入力され、論理
“1"の間、タイミングジェネレータ17に対し、補間装置
100における補間演算を禁止状態に置かせ、その間にE
D、EDCK、EA、EACKを介してCPU200によるメモリ１のパ
ラメータ更新処理を可能にする。更新されるパラメータ
はEDバス上に乗せられ、タイミングジェネレータ17にも
入力されるEDCKクロックのタイミングでEDRレジスタ７
にセットされる。新パラメータを書き込むべきメモリ１
のアドレス情報はEAバスに乗せられ、タイミングジェネ
レータ17にも供給されるEACKクロックのイミングでEAR
レジスタ８にセットされる。外部書込パラメータレジス
タであるEDRレジスタ７の出力はタイミングジェネレー
タ17からの選択信号SL3によって制御されるセレクタ14
を介してメモリ１のデータ入力に加えられ、外部書込ア
ドレスレジスタであるEARレジスタ８からのアドレスは
同じく選択信号SL3により制御されるセレクタ15をを介
してメモリ１のアドレス入力に加えられる。したがっ
て、タイミングジェネレータ17からメモリ書込信号WRが
メモリ１に与えられたタイミングで、外部のCPU200の転
写した新パラメータがその指示したメモリ１のアドレス
に書き込まれる。前述したように、この書込が行われる
ためには、論理“1"のレベルの制御信号Ｆがタイミング
ジェネレータ17に加えられていることを必要とする。メ
モリ１の入力データセレクタであるセレクタ14には補間
装置100の補間結果、即ちARレジスタ６からの新しい係
数データ値も入力される。また、メモリ２のアドレスセ
レクタであるセレクタ15にはタイミングジェネレータ17
が補間結果の書込のために発生するアドレス情報ADも入
力される。

ここで第５図を参照してメモリ１内のパラメータの配
置例を説明する。図示の記憶割当では、各係数用のパラ
メータＴ、Ｄ、Ｃは連続アドレスに置かれ、特に、最初
の３つのアドレス０〜２に第１の係数用の目標値Ｔ
（０）、差分値Ｄ（０）、現在値Ｃ（０）が置かれ、次
の３つのアドレス３〜５に第２の係数用の目標値Ｔ
（１）、差分値Ｄ（１）、現在値Ｃ（１）が置かれ、以
下、同様にしてＮ番目の係数用の目標値Ｔ（Ｎ）、差分
値Ｄ（Ｎ）、現在値Ｃ（Ｎ）が置かれる。このＮ組のパ
ラメータセットしたがってＮ個の係数は信号処理装置30
0（第３図）における１信号（１信号チャンネル）の処
理に必要な係数の個数であり得る。あるいは、信号処理
装置300が時分割多重処理により、Ｍ個の信号チャンネ
ルを処理するマルチチャンネル信号処理装置の場合であ
って、その処理アルゴリズムがチャンネル間で同じ場合
には、N/M個が１信号チャンネル当りの処理に必要な係
数の数となり、これらの係数生成のために3N/M個のパラ
メータが用いられる。もっとも、信号チャンネルによっ
て、必要な係数の数は異なってもよい。例えば、第４図
の２次IIRデジタルフィルタに対しては、Ｔ（０）、Ｄ
（０）、Ｃ（０）を係数b1用、Ｔ（１）、Ｄ（１）、Ｃ
（０）を係数b2用、Ｔ（２）、Ｄ（２）、Ｃ（２）を係
数Ｋ用とすればよい。第５図に示すパラメータの記憶割
当は例示にすぎず、他の任意の適当な記憶割当が可能で
あり、タイミングジェネレータ17等によるアドレッシン
グが容易な記憶配置であれば好ましい。

第１図に戻って、パラメータメモリ１の出力側にある
TRレジスタ２、CRレジスタ３、DRレジスタ４、ORレジス
タ５はメモリ１から選択したパラメータ出力を一時記憶
し、特に、TRレジスタ２は目標値Ｔ（ｎ）用、CRレジス
タ３は現在値Ｃ（ｎ）用、DRレジスタ４は差分値Ｄ
（ｎ）用、OR（出力）レジスタ５は信号処理装置への係
数データ現在値Ｃ（ｎ）出力用であり、それぞれ、タイ
ミングジェネレータ17からのCK1、CK2、CK3、CK4の信号
で動作する。TRレジスタ２からの目標値Ｔ（ｎ）とDRレ
ジスタ４の差分値Ｄ（ｎ）はタイミングジェネレータ17
からの選択信号SL1によって制御されるセレクタ12を選
択的に通って加減算器16の第１入力を形成する。一方、
CRレジスタ３からの現在値データ３と加減算器16の出力
レジスタであるARレジスタ６（タイミングジェネレータ
17からのクロックCK5で動作する）の出力はタイミング
ジェネレータ17からの選択信号SL2で動作するセレクタ1
3を選択的に経由して加減算器16の第２入力を形成す
る。加減算器16の動作はタイミングジェネレータ17から
の３ビットの信号CALと、加減算器16の出力の符号ビッ
トＳをクロックCK5のタイミングで取り込むF1フラグ９
の状態とによって制御される。詳細は第６図に示す通り
であり、CAL＝000のときはSL1側のデータ（セレクタ12
からの第１入力）をARレジスタ６に移動し、CAL＝001の
ときはSL1とSL2のデータ（セレクタ12と13からの第１と
第２入力）の和（SL1＋SL2）をとってARレジスタ６に送
り、CAL＝010のときは（SL1−SL2）を実行して結果をAR
レジスタ６に送り、CAL＝011のときは（SL2−SL1）を実
行してARレジスタ６に送る。F1フラグ９が加減算器16の
演算モードに作用するのはCAL＝100のときであり、F1＝
１であれば加減算器16はSL2−SL1を実行し、F1＝０であ
ればSL2＋SL1を実行する。

第２図に戻って、F1フラグ９の出力は次のCKSクロッ
クでF2フラグ10に入力され、このF2フラグ10の出力とF1
フラグ９の出力との排他的論理和がEXORゲート11で取ら
れて信号FEが発生し、これがタイミングジェネレータ17
に供給される。ここに、F1フラグ９は目標値Ｔ（ｎ）と
現在値Ｃ（ｎ）との大小関係の比較結果を示すととも
に、この情報がF2フラグ10に写された後において目標値
Ｔ（ｎ）と加減算結果である現在値Ｃ（ｎ）±差分値Ｄ
（ｎ）（±の符号はF1により決まる）との比較結果を示
すのに用いられ、信号FEはＴ（ｎ）とＣ（ｎ）との大小
関係とＴ（ｎ）とＣ（ｎ）±Ｄ（ｎ）との大小関係との
組合わせ論理（第１図の比較回路103の出力に相当する
情報）をタイミングジェネレータ17に供給するのに用い
られる。したがって、FE＝０（F1＝F2＝１かF1＝F2＝
０）はいまだ加減算器16で生成した新しい係数データが
目標値に達していないこと、即ち補間中であることを示
し、、FE＝１（F1＝１、F2＝０かF1＝０、F2＝１）は加
減算器16の演算結果Ｃ（ｎ）±Ｄ（ｎ）が目標値を超え
たこと、即ち補間完了であることを示す。メモリ１に対
する新しい係数データの書込のため、タイミングジェネ
レータ17はFE＝０（補間中）を受けたときには演算結果
Ｃ（ｎ）±Ｄ（ｎ）を新しい係数データの現在値として
メモリ１に書き込み、FE＝１（補間完了）を受けたとき
にはTRレジスタ２にある目標値２を新しい現在値として
ARレジスタ６に通してメモリ１に書き込む。

第７図は第２図の補間装置の動作を示すフローであり
このフローの１回のパスで１つの新しい係数データが生
成される。補間装置は信号処理装置300の１サンプリン
グ周期の間に、その信号処理で必要な複数の係数データ
を信号処理装置300に供給しなければならないので、そ
の間にパラメータメモリ１に対するアドレッシングを進
めながら、同じ回数だけ図示のフローを繰り返す時分割
多重化処理を実行する。

ｎ番目の係数生成サイクルの最初のステップ（タイム
スロット）７−１で制御部（タイミングジェネレータ）
17はメモリ１からｎ番目の係数に対する目標値Ｔ（ｎ）
を取り出し、TRレジスタ２にセットする。次の７−２で
メモリ１からｎ番目の係数の現在値Ｃ（ｎ）を取り出
し、CRレジスタ３と信号処理装置300への係数出力レジ
スタであるORレジスタ５にセットする。７−３でタイミ
ングジェネレータ17はセレクタ12に目標値Ｔ（ｎ）（TR
レジスタ）を選択させ、セレクタ13に現在値Ｃ（ｎ）
（CRレジスタ）を選択させ、加減算器16にCAL＝010を加
えてTR−CRを実行させ、この演算結果の符号ビットＳを
F1フラグ９にセットする、とともにメモリ１からのｎ番
目の係数に対する差分値Ｄ（ｎ）を取り出しDRレジスタ
４にセットする。この結果、F1フラグ９からの目標値Ｔ
（ｎ）と現在値Ｃ（ｎ）の大小関係を示す信号F1が加減
算器16に加えられる（７−４）。ここで、タイミングジ
ェネレータ17はCAL＝100を加減算器16に加える。このた
め、F1＝１、即ち目標値Ｔ（ｎ）＜現在値Ｃ（ｎ）のと
きは、加減算器16によりＣ（ｎ）−Ｄ（ｎ）が実行され
（７−５）、F1＝０、即ち目標値Ｔ（ｎ）≧現在値Ｃ
（ｎ）のときは、加減算器16によりＣ（ｎ）＋Ｄ（ｎ）
が実行される（７−６）。この演算結果はタイミングジ
ェネレータ17の制御によりARレジスタ６にセットされ
る。７−７で制御部（タイミングジェネレータ）17はセ
レクタ12に目標値Ｔ（ｎ）（TRレジスタ）を選択させ、
セレクタ13に演算結果Ｃ（ｎ）±Ｄ（ｎ）（ARレジス
タ）を選択させ、加減算器16にCAL＝010を与えて（目標
値Ｔ（ｎ）−演算結果）を実行させる。そして、F1フラ
グ９にあった目標値Ｔ（ｎ）と現在値Ｃ（ｎ）との大小
関係を示す情報F1をF2フラグ10に移すとともに、加減算
器16から出力される目標値Ｔ（ｎ）と演算結果Ｃ（ｎ）
±Ｄ（ｎ）との大小関係を示す符号ビットＳをF1フラグ
９にセットする。これ以降の処理は外部のCPU200から与
えられた制御信号Ｆの論理レベルによって分かれる（７
−８）。図示のように、Ｆ＝１のときにはタイミングジ
ェネレータ17はCPU200から書込パラメータが転送されて
いるものとしてメモリ１への書込を実行する（７−1
0）。詳細には、書込はEDRレジスタ７とEARレジスタ８
に対を成す正しい情報（新しい書込パラメータとそのア
ドレス）が置かれている状況で実行しなければならな
い。このための、保証としてCPU200からのストローブ信
号EDCK、EACKもタイミングジェネレータ17に与えられ、
このストローブ条件も成立しているときに、タイミング
ジェネレータ17はセレクタ14にEARレジスタデータを選
択させ、書込パルスWRを与えて、メモリ１への新しいパ
ラメータの書込を実行する。この書込処理（パラメータ
更新処理）７−10が行われるルートには加減算器10の出
力である新しい係数データをメモリ１に戻す処理は含ま
れない。これにより、CPU200からの制御信号ＦがＦ＝０
となる外部書込モードの間は、補間装置100における補
間演算動作が禁止されることになり、メモリ１上にある
各係数の現在値Ｃ（ｎ）はその間、固定され、７−２を
介して同じ値の係数データが信号処理装置300に送られ
る。したがって、第８図に示すように、外部のCPU200は
制御信号Ｆを論理“1"にセットした後、自由に所要の新
パラメータをEDバス、EAバス、EDCK線、EACK線を介して
補間装置に転送することができる。なお、第８図のタイ
ムチャートは、信号処理装置300として第４図の２次IIR
デジタルフィルタを想定しており、したがって、そのフ
ィルタリング特性の初期設定のときには、係数Ｋに対す
る目標値、現在値、差分値のパラメータKT、KC、KD、係
数b1に対する目標値、現在値、差分値のパラメータb1
T、b1C、b1D、係数b2に対する目標値、現在値、差分値
のパラメータb2T、b2C、b2Dをすべて転送するが、２回
目以降のパラメータ更新のときには現在値KC、b1C、b2C
については転送しない（デジタルフィルタにおける係数
データのスキップ変化現象を避けなければならないの
で）。

第８図に示すようにCPU200は所要の新パラメータの転
送完了後に、制御信号Ｆを論理“0"にリセットする。こ
の直後の動作について第７図を参照して説明する。本実
施例の補間装置にとってCPU200からの制御信号Ｆの変化
は信号処理装置300における信号のための係数データを
用いるサンプリング周期の開始時、即ち、補間装置が信
号に対する係数データセットの生成を開始するときに生
じるようになっている。これは、CPU200からの制御信号
Ｆを受けるタイミングジェネレータ内にサンプリング周
期に同期して動作する同期用フリップフロップ（DFF）
に制御信号Ｆを入力し、この同期用フリップフロップの
出力を第７図の７−８に示す条件分岐信号Ｆとして用い
ることで実現できる。これにより、CPU200が制御信号Ｆ
を論理“0"に立ち下げたサンプリングサイクルの次のサ
ンプリングサイクルから７−８のＦ＝０が成立する。Ｆ
＝０の期間中、タイミングジェネレータ17はEXORゲート
11からのFE信号によって異なる制御を行う。即ち、FE＝
０（F1＝F2）のときはいまだ演算結果Ｃ（ｎ）±Ｄ
（ｎ）が目標値Ｔ（ｎ）に達していないので、補間値を
示す演算結果を新しい係数データの現在値としてARレジ
スタ６から、セレクタ14を介してメモリ１に書き込む
（７−12）。一方、FE＝１（F1≠F2）のときは演算結果
Ｃ（ｎ）±Ｄ（ｎ）が目標値Ｔ（ｎ）を超えているの
で、加減算器16への制御信号CALをCAL＝000として、TR
レジスタ２にある目標値Ｔ（ｎ）をARレジスタ６に移
し、その後で、ARレジスタ６からメモリ１へのデータ移
動を行う（７−11、７−12）。

この結果、CPU200からの制御信号Ｆが論理“0"に転じ
た次のサンプリングサイクルから、処理信号に対する複
数の係数データＣ（０）、Ｃ（１）……Ｃ（ｎ）の補間
演算が、更新済のパラメータに基づいて一斉に開始する
ことになる。即ち、第９図に示すように、Ｆ＝０への変
化後の次のサンプリングサイクルから補間開始SYとな
り、そのサイクル内で最初の補間された係数データのセ
ット（第９図ではＣ（０）、Ｃ（１）、Ｃ（２））が生
成される。これは時分割多重化処理における複数の係数
データの同期補間演算の開始に外ならない。この結果、
CPU200から信号処理装置300における信号処理の特性を
高精度にかつ実時間で制御可能となる。従来技術の補間
装置では非同期であるCPU200から新しいパラメータが転
送されると、そのままそのパラメータを用いて補間演算
を行うため、係数データ間の補間演算サイクルがずれて
しまい、係数感度が高いデジタル信号処理を行う場合に
大きな問題を生じていたが、本実施例の構成、作用によ
り、この問題が完全に解決される。

第４図に示す２次IIRデジタルフィルタを実現可能な
演算回路を第10図に示し、その動作のフローを第11図に
示す。第10図において制御信号は図示していないが、第
２図のタイミングジェネレータ（制御部）17から供給可
能である。パイプライン動作の演算回路では11−１にお
いて、WRAM21から信号の前回のサンプルW1を取り出し、
セレクタ28を介してWRレジスタ24にセットする。このと
き、補間装置100（第２図）の方では係数b1が生成さ
れ、ORレジスタ５にセットされる。更に11−１ではパイ
プライン方式に従い先行するサンプリングサイクルの信
号処理も行っている。即ち、WRレジスタ24に入っていた
１つ先行する処理すべき入力信号INをORレジスタ５（第
２図）に入っていた１サンプリング周期分先行する係数
Ｋとが乗算器22で乗算され、その結果Ｋ×INがMRレジス
タ25にセットされる。更に、MRレジスタ25に入っていた
１サンプリング先行するb2W2とACCレジスタ（アキュー
ムレータ）26からセレクタ24を介した１サンプリング先
行するb1W1が加算器23で加算され、その結果（b1W1＋b2
W2）がACCレジスタ26にセットされる。次の11−２で、W
Rレジスタ24からの前サンプルW1とORレジスタ５からの
係数b1とが乗算器22で乗算され、MRレジスタにセットさ
れるとともに、ORレジスタ５には補間装置100の生成し
た係数b2の現在値がセットされ、WRレジスタ24にはWRAM
21から読み出した前々回のサンプルW2がセットされる。
また、１サンプリング先行する信号処理のため、MRレジ
スタ25からのＫ×INとACCレジスタ26からの（b1×W1＋b
2×W2）とが加算器23で加算されて出力信号のサンプル
を表わす（Ｋ IN＋b1W1＋b2W2）が生成されACCレジス
タ26にセットされる。11−３ではWRレジスタ25からの前
々回信号サンプルW2とORレジスタ５からの係数b2が乗算
器22で乗算され、その結果b2×W2がMRレジスタ25にセッ
トされ、新たにWRレジスタ25には入力信号の現サンプル
INがセレクタ28を介してセットされ、ORレジスタ５には
係数Ｋの現在値がセットされる。またMRレジスタ25にあ
ったb1W1は加算器23（このときセレクタ28出力はゼロ）
を介してACCレジスタ26にセットされる。更に、１サン
プリング先行する信号処理のため、ACCレジスタ26にあ
った１つ先行する出力信号のサンプルはOOレジスタ27に
セットされ、OOレジスタ27にセットされていた２つ先行
する出力信号のサンプルはWRAM21に書き込まれる。11−
３の後、11−１に戻りループ処理を繰り返す。

１つの出力信号のサンプルの生成について述べると、
最初の11−１で、b1とW1とを読み出し、11−２でb1×W1
を実行するとともにb2とW2を読み出し、11−３で、b1×
W1でACCを初期化し、b2×W2を実行し、ＫとINとを読み
出し、２回目の11−１でＫ×INを実行し、ACCにb2W2を
たしてb1W1＋b2W2を得、２回目の11−２でACCにＫ×IN
をたして出力サンプルを得、それを11−３でOOにセット
し、３回目の11−３でそのサンプルをOOからWRAMに書き
込む。したがって、第４図に示す２次IIRデジタルフィ
ルタの処理が実現されていることは明らかである。な
お、第４図の論理構成において、46は加算器44の出力サ
ンプルOUTが入力される前サンプル用の遅延素子、これ
に結合する47は前々回サンプル用の遅延素子、42は前回
サンプルW1に係数b1を乗算する乗算器、43は前々回サン
プルW2に係数b2を乗算する乗算器、45は乗算器42の出力
b1W1と乗算器43の出力b2Wの和をとる加算器、44は乗算
器41で入力信号のサンプルＩをＫ倍したものを加算器45
からの出力（b1W1＋b2W2）に加算する加算器の各機能を
表わしている。

なお、マルチ信号チャンネルの２次IIRデジタルフィ
ルタを実現するには、第11図に示す処理をパスの都度、
WRAM21に対する信号チャンネルのためのアドレッシング
を進めながら信号チャンネル数だけ繰り返せばよい。

以上のように、本実施例では、外部のCPU200からの制
御信号Ｆにより、Ｆ＝１のときCPU200によりパラメータ
メモリ１に対する所望のパラメータ更新を許容しつつ補
間装置100における新パラメータによる補間演算をその
間禁止し、Ｆ＝１からＦ＝０の遷移に応答して更新済の
複数のパラメータによる複数の係数データの補間演算を
可能にしているので、信号処理装置300における信号の
処理特性を正確にコントロールできる。

しかしながら、この発明はこの実施例に限定されず、
種々の変形、変更が可能である。

１変形例に係る補間装置の基本構成と動作を第12図と
第13図に示す。この例では、複数の係数データのそれぞ
れに対する目標値と差分値のパラメータメモリがバンク
ＡとバンクＢの２バンク用意される。この２つのメモリ
バンクＡ、Ｂは補間演算部100Mにより、交代で参照され
る。即ち、外部のCPU200から出力される制御信号Ｆが第
１の論理レベル、例えば“0"のときには、セレクタS1と
S2が図示の実線位置に置かれ、CPU200Mからの更新目標
値、差分値がセレクタS1を介してバンクＢの方に転送さ
れ、この間、補間演算部100Mの方はセレクタS2を介して
バンクＡの方にある目標値と差分値を利用して現在値メ
モリ500の内容である係数データ現在値Ｃ（ｎ）の補間
を行い、それを信号処理部300Mに供給する。一方、制御
信号Ｆが論理レベル“1"に変化するとセレクタS1、S2の
状態は点線位置に移動し、CPU200Mからの新目標値と新
差分値はバンクＡに書き込まれ、その間、補間演算部10
0Mは補間演算のためにセレクタS2を介してバンクＢの方
のデータを使用する（第13図参照）。現在値メモリ500
の初期設定は上述した実施例と同様にCPU200Mから行わ
れるが、いったん動作し始めると、以降の信号処理部30
0Mの特性変更のための目標値、差分値の更新及び更新値
による係数データの生成は上述したように制御信号Ｆに
よるバンクＡ、Ｂの切替に従って制御される。

この変形例は上記実施例に比べ、目標値と差分値のた
めのパラメータメモリの記憶容量が２倍になる不利があ
るが、代りに、補間演算部100Mにおける動作禁止状態
（上記実施例の場合、Ｆ＝１の間、補間動作禁止状態に
なる）がなくなる。したがって、補間演算部100Mで生成
する現在値が目標値に達した後、実質上遅れなしに次の
目標値への補間演算動作に移行でき、連続的な特性のダ
イナミック制御が容易である。即ち、CPU200Mは目標値
と差分値と現在値のパラメータと補間演算部100Mの演算
速度とから、現在値が目標値に達するまでの時間は予測
可能なので、それに合わせて、適時、新目標値と新差分
値の転送と制御信号のレベル切替を行い得る。

なお、上記実施例では、CPU200からの制御信号Ｆをタ
イミングジェネレータ17内で内部のサンプリングサイク
ルに同期化して用いていることで複数係数データに対す
る補間演算の完全な同期スタートを実現しているが、こ
の同期化手段はなくても、補間係数データ間のずれは高
々１サンプリングタイムであるので、格別に厳しい信号
処理が要求される用途以外では省略できる。

なお所望であれば、バンクＡとバンクＢの片方を補間
演算専用のメモリとし他方を外部パラメータ更新装置
（CPU）による更新専用のメモリとして使用し、Ｆのよ
うな制御信号のエッシトリガーあるいはマルチビットの
制御信号の特定レベルに応答して、更新専用メモリから
補間演算専用メモリへのパラメータ移動を行うようにし
てもよい。

［発明の効果］ 最後に特許請求の範囲に記載の発明の効果を述べる。

請求項１によれば、制御信号供給手段から供給する制
御信号を合図として補間演算実行手段における複数のデ
ータに関する補間演算が開始するので、従来のように、
それぞれのパラメータの更新がそのまま補間演算で使用
されることによって生じる補間データ間のずれの問題を
解消でき、複数の補間データを信号処理で使用する信号
処理装置の動作特性を高精度にコントロール可能であ
り、特にデジタルフィルタの実時間ベースのダイナミッ
クな特性制御に有効である。

請求項２は目標値と差分値のパラメータ更新中におい
て補間演算手段の動作を禁止状態とすることで、目標値
記憶手段と差分値記憶手段の記憶容量を最小化できる。
また補間を禁止状態とするための手段もセレクタ等の簡
単な回路で容易に実現できる。

請求項３は目標値と差分値の記憶手段を２系統用意
し、この２つの系統を更新と演算のために排他的に使用
するとともに、この排他的な使用関係を制御信号のレベ
ルによって切替るようにしたので、記憶容量は請求項２
に比べて大きくなるが、補間動作の中断が実質上なくな
り、連続的に信号処理の特性を制御するのが容易となる
利点がある。

【図面の簡単な説明】

第１図はこの発明の実施例による補間装置の基本構成を
示す図、 第２図は第１図の補間装置の具体的な回路構成例を示す
図、 第３図は補間装置を含む全体構成図、 第４図は第３図の信号処理装置として使用可能な２次II
Rデジタルフィルタの論理構成図、 第５図は第２図のメモリ１のマップ例を示す図、 第６図は第２図の加減算器16の演算論理を示す図、 第７図は第２図の補間装置の動作を示すフローチャー
ト、 第８図は第２図の補間装置のタイムチャート、 第９図は第２図の補間装置のもう１つのタイムチャー
ト、 第10図は第４図の２次IIRデジタルフィルタを実現する
演算回路の構成図、 第11図は第10図の演算回路の動作を示すフローチャー
ト、 第12図は変形例による補間装置の基本構成を示す図、 第13図は第12図の補間装置の動作のタイムチャートであ
る。 101〜103……比較部、106……目標値メモリ、107……差
分値メモリ、108……現在値メモリ、110……セレクタ、
Ｆ……制御信号、Ａ……第１バンクメモリ、Ｂ……第２
バンクメモリ、500……現在値メモリ、S1、S2……セレ
クタ。

フロントページの続き (72)発明者 半沢 耕太郎 東京都西多摩郡羽村町栄町３丁目２番１ 号 カシオ計算機株式会社羽村技術セン ター内 (56)参考文献 特開 昭61−217869（ＪＰ，Ａ) 特開 昭59−195769（ＪＰ，Ａ) 特開 昭58−56181（ＪＰ，Ａ) 特開 昭60−144798（ＪＰ，Ａ) 特開 昭58−136131（ＪＰ，Ａ) 特開 昭57−136237（ＪＰ，Ａ) 特公 昭55−48614（ＪＰ，Ｂ２) 特公 昭54−33935（ＪＰ，Ｂ２) 特公 昭62−35197（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03H 17/00 - 17/08 G06F 17/17

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】複数のデータを補間する補間装置におい
   て、 上記複数のデータのそれぞれについて、与えられた目標
   値に向けて、データの現在値と補間用の差分値とを用い
   た演算によって、新たなデータの現在値を生成する補間
   演算実行手段と、 前記補間演算実行手段の演算とは非同期に、新しい目標
   値および新しい差分値を供給する新パラメータ供給手段
   と、 上記新パラメータ供給手段による供給完了を示す制御信
   号を供給する制御信号供給手段と、 前記新パラメータ供給手段による、前記新しい目標値お
   よび新しい差分値の供給が開始されると、前記補間演算
   実行手段の動作を禁止するとともに、上記制御信号に応
   答して、上記新しい目標値に向けて、データの現在値と
   上記新しい差分値とを用いた、上記補間演算実行手段に
   よる演算を開始させる補間演算制御手段と、 を有することを特徴とする補間装置。
2. 【請求項２】複数のデータを補間する補間装置におい
   て、 上記複数のデータのそれぞれの現在値を記憶する現在値
   記憶手段と、 上記複数のデータのそれぞれの目標値を記憶する目標値
   記憶手段と、 上記複数のデータのそれぞれの補間用の差分値を記憶す
   る差分値記憶手段と、 上記複数のデータのそれぞれについて、記憶された上記
   現在値と上記差分値とを用いた演算によって、記憶され
   た上記目標値に向けて、新しい現在値を時分割多重ベー
   スで繰り返して生成するとともに、生成した新しい現在
   値を上記現在値記憶手段に書き込むように動作する補間
   演算手段と、 前記補間演算手段の演算とは非同期に外部から供給され
   た新しい目標値および新しい差分値を、それぞれ上記目
   標値記憶手段および上記差分値記憶手段に書き込んで更
   新を行うパラメータ更新手段と、 上記パラメータ更新手段の更新動作中、外部から与えら
   れる制御信号に従って上記補間演算手段の動作を禁止す
   るとともに、更新動作の完了後、上記制御信号の変化に
   応答して上記補間演算手段の動作を開始させる補間制御
   手段と、 を有することを特徴とする補間装置。
3. 【請求項３】複数のデータを補間する補間装置におい
   て、 上記複数のデータのそれぞれの現在値を記憶する現在値
   記憶手段と、 上記複数のデータのそれぞれに対する第１目標値を記憶
   する第１目標値記憶手段と、 上記複数のデータのそれぞれに対する第２目標値を記憶
   する第２目標値記憶手段と、 上記複数のデータのそれぞれに対する補間用の第１差分
   値を記憶する第１差分値記憶手段と、 上記複数のデータのぞれぞれに対する補間用の第２差分
   値を記憶する第２差分値記憶手段と、 上記複数のデータのそれぞれについて、記憶された上記
   現在値と演算用差分値とを用いた演算によって、演算用
   目標値に向けて、新しい現在値を時分割多重化ベースで
   繰り返して生成し、生成した新しい現在値を上記現在値
   記憶手段に書き込むように動作する補間演算手段と、 上記補間演算手段が、記憶された上記第１目標値を上記
   演算用目標値として使用し、かつ記憶された上記第１差
   分値を上記演算用として使用する第１のモードと、上記
   補間演算手段が、記憶された上記第２目標値を上記演算
   用目標値として使用し、かつ記憶された上記第２差分値
   を上記演算用差分値として使用する第２のモードとを、
   外部から与えられる制御信号のレベルによって切り替え
   る切替手段と、 上記制御信号のレベルが上記補間演算手段を上記第１の
   モードに置く第１のレベルである間、外部から供給され
   る上記複数のデータのそれぞれに対する新しい目標値と
   新しい差分値をそれぞれ上記第２目標値設定手段と上記
   第２差分値記憶手段に設定し、逆に上記制御信号のレベ
   ルが上記補間演算手段を上記第２のモードに置く第２の
   レベルである間、外部から供給される上記複数のデータ
   のそれぞれに対する新しい目標値と新しい差分値をそれ
   ぞれ上記第１目標値記憶手段と上記第１差分値記憶手段
   に設定するパラメータ更新手段と、 を有することを特徴とする補間装置。