JPH11308114A

JPH11308114A - コーデック

Info

Publication number: JPH11308114A
Application number: JP10115505A
Authority: JP
Inventors: Teruyuki Sato; 輝幸佐藤; Hideaki Kurihara; 秀明栗原; Yoshinori Soejima; 良則副島; Yasuko Shirai; 靖子白井; Masato Ito; 正人伊藤; Kazuhiro Nomoto; 一宏野元
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-04-24
Filing date: 1998-04-24
Publication date: 1999-11-05
Anticipated expiration: 2018-04-24
Also published as: US6201488B1; JP3407859B2

Abstract

(57)【要約】【課題】本発明はメモリ容量の制約を受けずに複数のア
ルゴリズム処理を連続して行うことのできるＤＳＰを有
するコーデックを提供することである。【解決手段】コーデック２が有するＤＳＰ１０Ａは、１
つのプログラムを分割したブロックプログラム単位でプ
ログラムを格納するＲＡＭ４０と、ブロックプログラム
の実行時に使用するデータを、１つのデータを分割した
データブロック単位で格納するＲＡＭ３０と、ＲＡＭ３
０内のデータブロックを用いてＲＡＭ４０内のブロック
プログラムの実行を行うＤＳＰコア５０と、ＤＳＰコア
５０による１つのブロックプログラムの実行終了毎に、
外部から新たにブロックプログラムを取得し、当該ブロ
ックプログラムをＲＡＭ４０に格納するＤＸＭＡＵ６０
とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コーデックに係
り、特に複数のアルゴリズム処理を行うことのできるＤ
ＳＰ（Digital Signal Processor）を有するコーデック
に関する。近年、通信ネットワークの発達に伴いより高
性能なコーデックが要求されている。

【０００２】

【従来の技術】従来、デジタル信号を符号化・復号化し
て伝送するコーデック（ＣＯＤＥＣ(COder and DECode
r）) は、内部にＤＳＰ（Digital Signal Processor）
を有し、主にこのＤＳＰによってデジタル信号の符号化
・復号化処理を行っている。図２５は、従来例のＤＳＰ
としてマスクタイプのＤＳＰ２００の構成を示す図であ
る。

【０００３】ＤＳＰ２００は、ＤＳＰ２００の動作のた
めのプログラムを格納するＲＯＭ２０１と、ワークデー
タを格納するＲＡＭ２０２と、ＤＳＰ２００の外部との
信号の出入り口であるＩＯポート２０３と、ＲＡＭ２０
２からロードされたワークデータを使用してＲＯＭ２０
１からロードされたプログラムを実行するＤＳＰコア２
０４とを有する。また、ＤＳＰコア２０４はＲＯＭ２０
１へのアクセスポインタであるプログラムカウンタ（Ｐ
Ｃ）２０５を有する。

【０００４】ＤＳＰ２００の動作時は、ＰＣ２０５が指
定するアドレスから順にＲＯＭ２０１内のプログラムが
ＤＳＰコア２０４によって読み出されて実行される。そ
して、プログラムの実行による結果がＩＯポート２０３
から出力される。また、プログラム実行時には、必要に
応じてＲＡＭ２０２からはワークデータがＤＳＰコア２
０４に読み出され、ＤＳＰコア２０４で加工された後、
再びＲＡＭ２０２に格納される。

【０００５】上記のように、プログラムとワークデータ
がそれぞれ独立して別のメモリに格納されているのでＤ
ＳＰ２００は高速でプログラム処理を行うことができ
る。図２６は、２チャンネルの信号処理を行うＤＳＰ２
００の動作を説明するための図である。図２６に示すよ
うに、２チャンネルの信号処理を行うためにＤＳＰ２０
０のワークデータメモリであるＲＡＭ２０２には、独立
したメモリ領域が２つ設けられ、各領域にチャンネル
（１）又はチャンネル（２）用のワークデータが格納さ
れている。上記のような構成とすることでプログラムメ
モリであるＲＯＭ２０１内のプログラムを単位処理時間
で２回実行して、２チャンネルの信号処理を実現するこ
とができる。

【０００６】以上は、処理する２チャンネルのアルゴリ
ズム（プログラム）が同一のものである場合の説明であ
る。複数のアルゴリズムを処理する場合は、従来それぞ
れが特定のアルゴリズム処理を行う複数種類のＣＯＤＥ
Ｃを用意して対応していた。

【０００７】

【発明が解決しようとする課題】しかし、従来例のよう
に複数のアルゴリズムを処理するために複数種類のＣＯ
ＤＥＣを用意する場合、それぞれのＣＯＤＥＣは、特定
のアルゴリズム処理のみを行うものなので、ネットワー
クトラフィックの動的な変化に応じて実行するアルゴリ
ズムを変えるということができなかった。

【０００８】ネットワークトラフィックの動的な変化に
応じて実行するアルゴリズムを切り替え可能にするに
は、１つのＣＯＤＥＣに複数のアルゴリズムを格納でき
る構成にする必要がある。しかし、従来の１つのＣＯＤ
ＥＣが有するＤＳＰ内のメモリでは、複数のアルゴリズ
ム処理のためのプログラムを格納するにはメモリ容量が
足りなくなってしまう。そのため、従来のＤＳＰが他の
アルゴリズム処理を行う場合、実行中のプログラムを一
時中断してから当該プログラムの代わりに他のプログラ
ムをＤＳＰ内のメモリにロードする必要性が発生すると
いう問題があった。

【０００９】従って、本発明の課題は、メモリ容量の制
約を受けずに複数のアルゴリズム処理を連続して行うこ
とのできるＤＳＰを有するコーデックを提供することで
ある。

【００１０】

【課題を解決するための手段】上記課題を解決するため
に本発明では、次に述べる各手段を講じたことを特徴と
する。請求項１記載の発明では、デジタル信号の符号化
／復号化処理を行うデータ処理部を有するコーデックに
おいて、前記データ処理部は、１つのプログラムを分割
したブロックプログラム単位でプログラムを格納するプ
ログラムメモリと、ブロックプログラムの実行時に使用
するデータを、１つのデータを分割したデータブロック
単位で格納するデータメモリと、前記データメモリに格
納されたデータブロックを用いて前記プログラムメモリ
に格納されたブロックプログラムの実行を行うプログラ
ム実行部と、前記プログラム実行部による１つのブロッ
クプログラムの実行終了毎に、外部から新たにブロック
プログラムを取得し、当該ブロックプログラムを前記プ
ログラムメモリに格納するプログラム更新部とを有する
ことを特徴とするものである。

【００１１】また、請求項２記載の発明では、請求項１
記載のコーデックにおいて、前記プログラムメモリは、
バンク毎に１つのブロックプログラムを格納しており、
所定の順序で選択される１つのバンク内のブロックプロ
グラムが順次プログラム実行部によって実行されること
を特徴とするものである。また、請求項３記載の発明で
は、請求項１又は２記載のコーデックにおいて、前記デ
ータメモリは、バンク毎に１つのデータブロックを格納
しており、前記プログラム実行部によるブロックプログ
ラムの実行毎に、所定の順序で選択される１つのバンク
内のデータブロックが順次使用されることを特徴とする
ものである。

【００１２】また、請求項４記載の発明では、請求項１
乃至３何れか１項記載のコーデックにおいて、前記プロ
グラム更新部は、外部から新たに取得したブロックプロ
グラムを、実行の終了したブロックプログラムが格納さ
れていた前記プログラムメモリのバンクに格納すること
を特徴とするものである。また、請求項５記載の発明で
は、請求項１乃至４何れか１項記載のコーデックにおい
て、前記データ処理部は、更に前記プログラム実行部に
よる１つのブロックプログラムの実行終了毎に、前記デ
ータ処理部の外部にある第一の外部メモリから新たにブ
ロックプログラムを取得し、当該ブロックプログラムを
前記プログラム更新部に与えるブロックプログラム取得
部を有することを特徴とするものである。

【００１３】また、請求項６記載の発明では、請求項５
記載のコーデックにおいて、前記ブロックプログラム取
得部は、プログラム処理のフェーズと前記第一の外部メ
モリから取得するプログラムとの関係を記録した第一の
ロードテーブルを有し、前記第一のロードテーブルに基
づいて前記第一の外部メモリからブロックプログラムを
取得することを特徴とするものである。

【００１４】また、請求項７記載の発明では、請求項１
乃至６何れか１項記載のコーデックにおいて、前記デー
タ処理部は、更に前記プログラム実行部による１つのブ
ロックプログラムの実行終了毎に、外部から新たにデー
タブロックを取得し、当該データブロックを前記データ
メモリに格納するデータ更新部を有することを特徴とす
るものである。

【００１５】また、請求項８記載の発明では、請求項７
記載のコーデックにおいて、前記データ処理部は、更に
前記プログラム実行部による１つのブロックプログラム
の実行終了毎に、前記データ処理部の外部にある第二の
外部メモリから新たにデータブロックを取得し、当該デ
ータブロックを前記データ更新部に与えるデータブロッ
ク取得部を有することを特徴とするものである。

【００１６】また、請求項９記載の発明では、請求項８
記載のコーデックにおいて、前記データブロック取得部
は、プログラム処理のフェーズと前記データメモリから
前記第二の外部メモリへ戻すデータとの関係を記録した
ストアテーブルと、プログラム処理のフェーズと前記第
二の外部メモリから取得するデータとの関係を記録した
第二のロードテーブルとを有し、前記ストアテーブルに
基づいて前記データメモリから前記第二の外部メモリへ
使用されたデータブロックを戻し、前記第二のロードテ
ーブルに基づいて前記第二の外部メモリから新たなデー
タブロックを取得することを特徴とするものである。

【００１７】更に、請求項１０記載の発明では、請求項
６又は９記載のコーデックにおいて、前記第一及び第二
のロードテーブルと前記ストアテーブルの内容は、書き
換え可能な構成であることを特徴とするものである。上
記各手段は、次のように作用する。請求項１記載の発明
によれば、プログラム実行部（後述する実施例のＤＳＰ
コア５０）が１つのブロックプログラムの実行を終了す
ることを契機として、プログラム更新部（後述する実施
例のＤＸＭＡＵ６０）が、外部から与えられた新たな１
つのブロックプログラムをプログラムメモリ（後述する
実施例のＲＡＭ４０）にロードしていく構成のコーデッ
クを提供することができる。このような構成のコーデッ
クにおいては、１フェーズ毎にプログラムメモリ内のブ
ロックプログラムが順次実行されると同時に、あるプロ
グラム（例えば、プログラムＡ）が外部からブロックプ
ログラム（例えば、ブロックプログラムＡ１、Ａ２、Ａ
３、Ａ４、Ａ５）単位でプログラムメモリに格納され
る。従って、上記構成のコーデックが複数フェーズ動作
することで複数のプログラム（アルゴリズム）処理を連
続して行うことができる。

【００１８】ここで言うフェーズとは、コーデックが１
つのプログラムの処理を行うための時間帯のことであ
り、後述するように等長化されている。例えば、コーデ
ックは、フェーズ１でプログラムＡを実行し、フェーズ
２でプログラムＢを実行し、フェーズ３でプログラムＣ
を実行していくことで複数のアルゴリズム処理が行われ
る。

【００１９】また、プログラムを小プログラムに分割
し、小プログラムを順次プログラムメモリ内にロードし
て、実行することにより当該プログラムがプログラムメ
モリ（後述する実施例のＲＡＭ４０）に格納するには容
量が大き過ぎる場合でも当該プログラムの処理をするこ
とができる。また、請求項２記載の発明によれば、プロ
グラムメモリの各バンクには１つのブロックプログラム
が格納されており、所定の順序で選択されるバンク内の
ブロックプログラムが順次プログラム実行部により実行
されるコーデックを提供することができる。

【００２０】また、請求項３記載の発明によれば、デー
タメモリ（後述する実施例のＲＡＭ３０）の各バンクに
は１つのデータブロックが格納されており、各ブロック
プログラムの実行時には、当該ブロックプログラムが格
納されているバンクに対応して所定の順序で選択される
バンク内のデータブロックが使用されるコーデックを提
供することができる。

【００２１】また、請求項４記載の発明によれば、プロ
グラム実行部が１つのブロックプログラムの実行を終了
することを契機として、外部からプログラム更新部によ
って新たにロードされた１つのブロックプログラムは、
前記実行の終了したブロックプログラムがあったプログ
ラムメモリのバンクに格納されるので、各バンクが格納
するブロックプログラムが順次書き換わっていく構成の
コーデックを提供することができる。従って、プログラ
ム実行部が所定の順序で選択されるバンク内のブロック
プログラムを実行するという動作を繰り返すことにより
複数のアルゴリズム処理が行われる。

【００２２】また、請求項５記載の発明によれは、プロ
グラム実行部によるブロックプログラムの実行終了毎
に、データ処理部（後述するＤＳＰ１０Ａ）の外部にあ
る第一の外部メモリ（後述する実施例のＲＯＭ８０）か
ら新たにブロックプログラムを取得し、当該ブロックプ
ログラムをプログラム更新部に与えるブロックプログラ
ム取得部（後述する実施例のＰＬＣ７０）を有するコー
デックを提供することができる。

【００２３】また、請求項６記載の発明によれは、プロ
グラム処理のフェーズと第一の外部メモリから取得する
プログラムとの関係を記録した第一のロードテーブル
（後述する実施例のロードテーブル７１）に基づいて、
第一の外部メモリからブロックプログラムを取得するブ
ロックプログラム取得部を有するコーデックを提供する
ことができる。

【００２４】また、請求項７記載の発明によれば、プロ
グラム実行部による１つのブロックプログラムの実行終
了毎に、外部から新たにデータブロックを取得し、当該
データブロックをデータメモリに格納するデータ更新部
（後述する実施例のＤＤＭＡＵ９０）を有するコーデッ
クを提供することができる。また、請求項８記載の発明
によれば、プログラム実行部による１つのブロックプロ
グラムの実行終了毎に、データ処理部の外部にある第二
の外部メモリ（後述する実施例のＥＲＡＭ１１０）から
新たにデータブロックを取得し、当該データブロックを
データ更新部に与えるデータブロック取得部（後述する
実施例のＰＤＬＣ１００）を有するコーデックを提供す
ることができる。

【００２５】また、請求項９記載の発明によれば、デー
タブロック取得部は、プログラム処理のフェーズと前記
データメモリから前記第二の外部メモリへ戻すデータと
の関係を記録したストアテーブル（後述する実施例のス
トアテーブル１０１）と、プログラム処理のフェーズと
第二の外部メモリから取得するデータとの関係を記録し
た第二のロードテーブル（後述する実施例のロードテー
ブル１０２）とを有し、ストアテーブルに基づいてデー
タメモリから第二外部メモリへ使用されたデータブロッ
クを戻し、第二のロードテーブルに基づいて第二の外部
メモリから新たなデータブロックを取得するコーデック
を提供することができる。

【００２６】更に、請求項１０記載の発明によれば、第
一及び第二のロードテーブルとストアテーブルの内容は
書き換え可能なコーデックを提供することができる。第
一及び第二のロードテーブルとストアテーブルの内容は
書き換え可能な構成であるので、本発明によるコーデッ
クは、必要に応じてテーブルの内容を書き換えることで
実行するプログラムの順序を変更したり、異なるデータ
で同じプログラムを実行する等、プログラムやデータの
変化に対応させることができる。

【００２７】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面と共に説明する。本発明の原理は、コーデック
（ＣＯＤＥＣ(COder and DECoder）) を構成するＤＳＰ
（Digital Signal Processor）に順次ＤＳＰ外部からプ
ログラムやワークデータを取得してＤＳＰに与える機能
を有するユニットを接続し、ＤＳＰが連続して複数のア
ルゴリズム処理を行えるようにすることである。

【００２８】図１は、本発明のＤＳＰ１０Ａが適用され
たＣＯＤＥＣ２の基本構成図である。図１に示すよう
に、ＣＯＤＥＣ２は、アナログ信号をデジタル信号に変
換するＡＤ変換器４と、デジタル信号をアナログ信号に
変換するＤＡ変換器６と、信号の符号化・復号化演算を
行うＤＳＰ１０Ａとを有する。

【００２９】ＣＯＤＥＣ２に入力する音声信号等の信号
は、ＡＤ変換器４でデジタル信号に変換され、ＤＳＰ１
０Ａで符号化された後にＣＯＤＥＣ２外に出力される。
また、ＣＯＤＥＣ２に入力する符号化された信号は、Ｄ
ＳＰ１０Ａで復号化され、ＤＡ変換器６でアナログ信号
に変換された後、ＣＯＤＥＣ２外に出力される。図２
は、本発明の第一実施例であるＤＳＰ１０Ａの全体構成
図である。

【００３０】図２に示すようにＤＳＰ１０Ａは、入出力
（ＩＯ）ポート２０、ＲＡＭ(Random Access Memory)３
０、４０、ＤＳＰコア５０、ＤＸＭＡＵ(Direct eXecut
ableMemory Access Unit)６０を有する。また、ＤＸＭ
ＡＵ６０は、ＤＳＰ１０Ａ外部のＰＬＣ（Program Load
Controller ）７０に接続され、ＰＬＣ７０はＲＯＭ(R
ead Only Memory)８０に接続されている。

【００３１】ＩＯポート２０は、ＤＳＰ１０外部と情報
の入出力を行う。ＲＡＭ３０は、ワークデータを格納す
る領域（ワークエリア）を有するワークデータメモリで
あり、ＲＡＭ４０は、ＤＳＰ１０Ａの動作制御を行うた
めのＤＳＰプログラム（Program ）を格納する領域を有
するプログラムメモリである。ＤＳＰコア５０は、プロ
グラムカウンタ（ＰＣ）５１を有し、必要に応じてＲＡ
Ｍ３０内のワークデータを使用してＲＡＭ４０内のＤＳ
Ｐプログラムを実行していく。この時使用されたワーク
データは、再びＲＡＭ３０に戻される。

【００３２】ＤＸＭＡＵ６０は、ＲＡＭ４０のメモリ領
域において、実行の終了したプログラムをＤＳＰ１０Ａ
の外部にあるＰＬＣ７０から与えられる新たなプログラ
ムに書き換える。図３は、ＤＳＰ１０Ａの動作原理を説
明するための図である。図３に示すように、ＲＡＭ３０
はメモリ領域（ワークエリア）Ｗｏｒｋ＃１、＃２、＃
３を有し、それぞれの領域にはワークデータａ、ｂ、ｃ
が格納されている。ワークデータａ、ｂ、ｃはそれぞれ
５つのデータブロック（ａ１、ａ２、ａ３、ａ４、ａ
５）、（ｂ１、ｂ２、ｂ３、ｂ４、ｂ５）、（ｃ１、ｃ
２、ｃ３、ｃ４、ｃ５）に分割されているものとする。

【００３３】ＲＯＭ８０は、１つのバンクに複数のプロ
グラムを格納することが可能な程、大きな容量を有する
メモリであり、ＤＳＰプログラムであるプログラムＡ、
Ｂ、Ｃを格納する。このプログラムＡ、Ｂ、Ｃはそれぞ
れ５つのブロックプログラム（Ａ１、Ａ２、Ａ３、Ａ
４、Ａ５）、（Ｂ１、Ｂ２、Ｂ３、Ｂ４、Ｂ５）、（Ｃ
１、Ｃ２、Ｃ３、Ｃ４、Ｃ５）に分割されているものと
する。また、各プログラムを構成するブロックプログラ
ムは、添え数字の小さなものから順に実行される。例え
ば、プログラムＡにおいて実行される順番は、ブロック
プログラムＡ１、Ａ２、Ａ３、Ａ４、Ａ５の順である。
このプログラムＡ、Ｂ、Ｃの実行時には、それぞれＲＡ
Ｍ３０内の異なるワークエリアにあるワークデータを使
用するようにプログラムされている。例えば、ブロック
プログラムＡ１、Ａ２、Ａ３、Ａ４、Ａ５の実行時に
は、対応するワークエリアに格納されたデータブロック
ａ１、ａ２、ａ３、ａ４、ａ５がそれぞれ使用される。

【００３４】ＲＡＭ４０のメモリ領域は５つのバンク
、、、、を有し、１つのバンクには１つのブ
ロックプログラムが格納される。ここで、ＲＡＭ４０に
おいては上から下のバンクに向かって順に格納されたブ
ロックプログラムが実行されるものとする。各ブロック
プログラムの実行時には、ＲＡＭ３０内の対応するデー
タブロックが使用される。ブロックプログラムの実行時
は、当該ブロックプログラムが格納されたＲＡＭ４０の
同一バンク内での処理ジャンプはあるが、前のバンクへ
の処理ジャンプはないように構成されている。また、Ｒ
ＡＭ４０のバンクの数は、実施例のものに限らない。

【００３５】ＤＸＭＡＵ６０はＲＡＭ４０のメモリ領域
に対して各フェーズ(Phase) 毎にプログラムの書き換え
を行うユニットである。ＤＸＭＡＵ６０は、３種のレジ
スタＸＢＡＳ、ＸＬＩＭ、ＸＢＮＫを有する。レジスタ
ＸＢＡＳは、プログラムが書き換わるＲＡＭ４０のメモ
リ領域の始点を設定し、レジスタＸＬＩＭは、プログラ
ムが書き換わるＲＡＭ４０のメモリ領域の終点を設定
し、レジスタＸＢＮＫは、プログラムを書き換える際の
１バンクあたりのワード数を設定する。

【００３６】ＤＸＭＡＵ６０は、ＤＳＰコア５０のＰＣ
５１を常時監視している。例えば、ＤＳＰコア５０がバ
ンクのブロックプログラムの実行を終了してバンク
のブロックプログラムの実行に移った時点をＰＣ５１の
値を見て検出し、バンクにＲＯＭ８０からロードされ
た新たなブロックプログラムを格納する。ＰＬＣ(Progr
am Load Controller）７０は、ＲＯＭ８０から順次ブロ
ックプログラムを取得し、当該ブロックプログラムをＤ
ＳＰ１０Ａ内部のＤＸＭＡＵ６０に与える。ＰＬＣ７０
は、プログラムをＤＸＭＡＵ６０に与えるタイミング
（フェーズ）と与えるプログラムの種類との対応関係が
記録されたロードテーブル（ＬｏａｄＴａｂｌｅ）７
１を有する。ＰＬＣ７０は、このロードテーブル７１に
基づき、どのプログラムをＲＯＭ８０の対応するバンク
からロードするかを決定する。ここで、ＰＬＣ７０はＤ
ＳＰ１０Ａ内に配置された構成としてもよい。また、ロ
ードテーブル７１はユーザが適宜書き換え可能な構成と
してもよい。

【００３７】続いて、図３及び図４を用いて本第一実施
例の動作説明を行う。図４は、各フェーズにおけるＤＳ
Ｐコア５０が実行するプログラムとＲＯＭ８０からロー
ドされるプログラムの関係を示したタイミング図であ
る。先ず、ＤＳＰ１０Ａの動作フェーズがフェーズ１で
あるとする。そして、ＲＡＭ４０のバンク、、、
、には、それぞれブロックプログラムＡ１、Ａ２、
Ａ３、Ａ４、Ａ５が格納されているとする。

【００３８】フェーズ１において、ＤＳＰコア５０がＲ
ＡＭ４０のバンクに格納されたブロックプログラムＡ
１の実行を終了し、バンクのブロックプログラムＡ２
の実行に移る時、それを契機としてＤＸＭＡＵ６０は、
ＰＬＣ７０に対してバンクに新たに格納するブロック
プログラムを要求する。ＤＸＭＡＵ６０からの要求を受
けてＰＬＣ７０は、ロードテーブル７１に従いフェーズ
１において、ＲＯＭ８０からロードするプログラムはプ
ログラムＣであると認識する。そして、ＰＬＣ７０はプ
ログラムＣを構成するブロックプログラムの中で最初に
実行されるブロックプログラムＣ１をＲＯＭ８０から取
得し、ＤＸＭＡＵ６０に与える。ＤＸＭＡＵ６０はバン
クに当該ブロックプログラムＣ１を格納する。

【００３９】続いて、ＤＳＰコア５０がバンクに格納
されたブロックプログラムＡ２の実行終了後、バンク
内のブロックプログラムＡ３の実行に移った時、ＤＸＭ
ＡＵ６０は、ＰＬＣ７０にバンクに新たに格納するブ
ロックプログラムを要求する。ＤＸＭＡＵ６０からの要
求を受けてＰＬＣ７０は、ロードテーブル７１に従いＲ
ＯＭ８０からブロックプログラムＣ２を取得し、ＤＸＭ
ＡＵ６０に与える。そして、ＤＸＭＡＵ６０はバンク
に当該ブロックプログラムＣ２を格納する。

【００４０】上記動作が繰り返され、バンクのブロッ
クプログラムＡ５の実行が終了すると、フェーズ１にお
けるプログラムＡの実行は終了する。そして、ＰＣ５１
が先頭に返り、処理フェーズはフェーズ２になる。続い
て、ＤＳＰコア５０は、バンクに新たに格納されたブ
ロックプログラムＣ１の実行をデータブロックｃ１を用
いて行う。この時、バンクには新たにブロックプログ
ラムＣ５が格納されている。そして、フェーズ１と同様
にフェーズ２では順次ブロックプログラムＣ１、Ｃ２、
Ｃ３、Ｃ４、Ｃ５が実行されることでプログラムＣの処
理が行われる。

【００４１】上記のように、ＲＡＭ４０に格納されるブ
ロックプログラムは、バンク単位で順次書き換えられて
いき、プログラムカウンタ（ＰＣ）５１が先頭に返った
時は、プログラムが次に実行すべき新しいものに置き変
わっている。従って、本発明のＤＳＰ１０Ａは、プログ
ラムの実行を中止せずに連続して複数のプログラムＡ、
Ｂ、Ｃを実行するので複数の（マルチ）アルゴリズム処
理を実現することができる。

【００４２】尚、データ、（ブロック）プログラムの数
は上記例に限らない。また、上記実施例ではマルチアル
ゴリズム処理についての説明を行ったが、一度にはＲＡ
Ｍ４０に格納できないような容量の大きな１つのプログ
ラムについてもＤＳＰ１０Ａを用いて実行することが可
能である。図５は、各フェーズにおけるＤＳＰコア５０
が実行するプログラムＤを分割した小プログラムと、Ｒ
ＯＭ８０からロードされる小プログラムの関係を示した
タイミング図である。ここで、プログラムＤはそのまま
ではＲＡＭ４０のバンク内に格納できない程容量の大き
なプログラムであり、３つの小プログラム１／３、２／
３、３／３に分割されている。そして、この小プログラ
ムが順次ＲＡＭ４０に格納されていくものとする。

【００４３】図５に示すように、小プログラム１／３、
２／３、３／３は、各フェーズ毎に順次ＤＳＰコア５０
によって実行されていく。一方、ＲＯＭ８０からはロー
ドテーブル７１に従って小プログラム１／３、２／３、
３／３のうちの一つが順次各フェーズ毎に新たにロード
され、実行されるプログラムのあるバンクを追うように
後から次々とＲＡＭ４０のバンクにブロックプログラム
単位で格納されていく。上記動作が繰り返され、小プロ
グラム１／３、２／３、３／３が全て実行されることに
より、プログラムＤの実行が終了する。従って、そのま
まではＲＡＭ４０内に格納できない程、大きな容量のプ
ログラムであってもＤＳＰ１０Ａを用いて実行すること
が可能になっている。

【００４４】図６は、ＤＳＰ１０ＡにＲＯＭ８１が接続
された様子を示す図である。図６に示すように、ＲＯＭ
８１には、ＲＡＭ３０において参照するワークエリア
と、実行するプログラムとの全組み合わせ分のオブジェ
クトが格納されている。例えば、図３に示すＲＯＭ８０
がＤＳＰ１０Ａに接続された構成の場合、プログラムＡ
を実行する際に使用されるワークデータは、領域Ｗｏｒ
ｋ＃１に格納されているワークデータａに限定される。
従って、プログラムＡをワークデータｂやワークデータ
ｃを用いて実行することができない。そこで、図６に示
すようにプログラムを格納しておく外部ＲＯＭの構成を
ＲＯＭ８１のようにすることで、ＤＳＰ１０Ａは、同一
のプログラム（例えばプログラムＡ）を異なるデータ
（データａ、ｂ、ｃ）を用いて実行することが可能にな
る。

【００４５】図７は、ＤＳＰ１０ＡにＤＰＲＡＭ８２及
び外部記憶装置８３が接続された様子を示す図である。
図７に示すようにＤＳＰ１０Ａの外部のプログラムメモ
リは、例えばハードディスクドライブ装置（ＨＤＤ）の
ような外部記憶装置８３に接続されたＤＰＲＡＭ(Dual
Port RAM) ８２である。

【００４６】ＤＰＲＡＭ８２において、例えば、Ｗｏｒ
ｋ＃２内のデータｂを使用するように設定されたプログ
ラムＢが格納された領域に、プログラムＢに代えて外部
記憶装置８３からＷｏｒｋ＃２内のデータｂを使用する
ように設定されたプログラムＡが格納されたとする。こ
の時、ＤＰＲＡＭ８２内には、Ｗｏｒｋ＃１内のデータ
ａを使用するように設定されたプログラムＡとＷｏｒｋ
＃２内のデータｂを使用するように設定されたプログラ
ムＡが格納された状態になる。従って、ＤＳＰ１０Ａの
動作によって上記２つのプログラムが実行されると、プ
ログラムＡはデータａ及びデータｂの両方のデータを使
って実行されることになる。

【００４７】上記構成により、プログラムやデータの数
が非常に多く、図６で説明したＲＯＭ８１のように、Ｒ
ＡＭ３０において参照するワークエリアと、実行するプ
ログラムとの全組み合わせ分のオブジェクトを格納する
にはＤＳＰ１０Ａ外部のメモリのメモリ容量が足りない
場合でも、必要に応じて外部記憶装置８３からプログラ
ムをＤＰＲＡＭ８２にダウンロードすることで、ＤＳＰ
１０Ａは同一のプログラムを異なるデータを用いて実行
することができる。

【００４８】ここで、外部記憶装置８３からＤＰＲＡＭ
８２にプログラムがダウンロードされた時、ダウンロー
ドされたプログラムに対応してロードテーブル７１の内
容は、例えば図７に示すロードテーブル７２のように書
き換えられるものとする。ロードテーブル７２による
と、新たにＤＰＲＡＭ８２に格納された、Ｗｏｒｋ＃２
内のデータｂを使用するように設定されたプログラムＡ
は、ＰＬＣ７０によってフェーズ２でＤＳＰ１０Ａにロ
ードされる。

【００４９】外部からプログラムを必要に応じてダウン
ロードできる構成とすることにより、ロードテーブル７
１で固定されたプログラムのロード及び実行順序を変更
することが可能になる。図８は、本発明の第二実施例で
あるＤＳＰ１０Ｂの全体構成図である。図８に示すよう
にＤＳＰ１０Ｂは、第一実施例のＤＳＰ１０Ａに加えて
ＤＤＭＡＵ(Direct Data Memory Unit) ９０を有する構
成である。また、ＤＤＭＡＵ９０は、ＤＳＰ１０Ｂ外部
のＰＤＬＣ（Program Data Load Controller）１００に
接続され、ＰＤＬＣ１００はＥＲＡＭ(Extended Random
Access Memory) １１０に接続されている。

【００５０】ＤＤＭＡＵ９０は、ブロックプログラムの
実行時に使用されるデータブロックが格納されたＲＡＭ
３０のバンクの内容を、順次ＤＳＰ１０Ｂの外部にある
ＰＤＬＣ１００から与えられる新たなデータブロックで
書き換える。ＥＲＡＭ１１０は、外部のデータメモリで
あり、ワークデータａ、ｂ、ｃを格納する。他の構成は
ＤＳＰ１０Ａと同様なので説明を省略する。

【００５１】図９は、ＤＳＰ１０Ｂの動作原理を説明す
るための図である。図９に示すように、ＲＡＭ３０のメ
モリ領域は５つのバンク、、、、を有し、１
つのバンクには１つのデータブロックが格納される。Ｒ
ＡＭ４０のバンクとＲＡＭ３０のバンクとは１対１に対
応付けられており、バンクの対応関係から実行するブロ
ックプログラムに対して使用するデータブロックが決定
付けられる。例えば、ＲＡＭ４０のバンクに格納され
たブロックプログラムが実行される時は、ＲＡＭ３０の
バンクに格納されたデータブロックが使用される。１
つのブロックプログラムが実行される時に、対応するＲ
ＡＭ３０の同一バンク内のデータブロックの使用は自由
であるが、他のバンクのデータブロックを使用すること
のないように構成されている。また、ＲＡＭ３０のバン
ク数は実施例のものに限らない。

【００５２】ＤＤＭＡＵ９０は、ＲＡＭ３０のメモリ領
域に対して各フェーズ毎にワークデータの書き換えを行
うユニットである。ＤＤＭＡＵ９０は、３種のレジスタ
ＤＢＡＳ、ＤＬＩＭ、ＤＢＮＫを有する。レジスタＤＢ
ＡＳは、データが書き換わるＲＡＭ３０のメモリ領域の
始点を設定し、レジスタＤＬＩＭは、データが書き換わ
るＲＡＭ３０のメモリ領域の終点を設定し、レジスタＤ
ＢＮＫは、データを書き換える際の１バンクあたりのワ
ード数を設定する。

【００５３】ＤＤＭＡＵ９０は、ＤＳＰコア５０のＰＣ
５１を常時監視している。例えば、ＤＤＭＡＵ９０は、
ＤＳＰコア５０がＲＡＭ４０のバンクのブロックプロ
グラムの実行を終了して、バンクのブロックプログラ
ムの実行に移った時点をＰＣ５１の監視から認識する。
そして、ＤＤＭＡＵ９０は、ＲＡＭ３０のバンクのデ
ータブロックをＥＲＡＭ１１０側に戻し、ＲＡＭ３０の
バンクにＰＤＬＣ１００から取得した新たなデータブ
ロックを格納する。

【００５４】ここで、ＤＤＭＡＵ９０はＰＣ５１を監視
してデータの書き換えのタイミングを認識するのではな
く、データメモリであるＲＡＭ３０へのアクセスポイン
タを監視して、データの書き換えのタイミングを認識す
るようにしてもよい。この場合、ＤＤＭＡＵ９０は、Ｒ
ＡＭ３０へのアクセスポインタがＲＡＭ３０の次のメモ
リバンクを指示するようになった時、実行されるブロッ
クプログラムが変わったと判断する。そして、ＤＤＭＡ
Ｕ９０は、それまでのメモリバンク内のデータブロック
をＥＲＡＭ１１０側に戻す（ストアする）と共に、ＥＲ
ＡＭ１１０側から与えられるデータブロックを新たに当
該メモリバンクに書き込む。

【００５５】ＰＤＬＣ(Program Data Load Controller
）１００は、外部データメモリであるＥＲＡＭ１１０
からデータブロックを取得し、当該データブロックをＤ
ＳＰ１０Ｂ内部のＤＤＭＡＵ９０に与える。ＰＤＬＣ１
００は、データをＤＤＭＡＵ９０に与えるタイミング
（フェーズ）と与えるデータの種類との対応関係が記録
されたロードテーブル（ＬｏａｄＴａｂｌｅ）１０２
と、ＤＳＰ１０ＢからＥＲＡＭ１１０にデータをストア
するタイミングとそのデータの種類との対応関係が記録
されたストアテーブル（ＳｔｏｒｅＴａｂｌｅ）１０
１とを有する。ここで、ＰＤＬＣ１００はＤＳＰ１０Ｂ
内に配置された構成としてもよい。また、ロードテーブ
ル１０２、ストアテーブル１０１は、ユーザが適宜書き
換え可能な構成としてもよい。

【００５６】続いて、図９及び図１０を用いて本第二実
施例の動作説明を行う。図１０は、各フェーズにおける
ＤＳＰコア５０が実行するプログラムと、ＲＯＭ８０か
らロードされるプログラムと、ＥＲＡＭ１１０からロー
ドされるワークデータの関係を示したタイミング図であ
る。先ず、ＤＳＰ１０Ｂの動作フェーズがフェーズ１で
あるとする。そして、ＲＡＭ４０のバンク、、、
、には、それぞれブロックプログラムＡ１、Ａ２、
Ａ３、Ａ４、Ａ５が格納され、ＲＡＭ３０のバンク、
、、、には、それぞれデータブロックａ１、ａ
２、ａ３、ａ４、ａ５が格納されているとする。

【００５７】フェーズ１において、ＤＳＰコア５０がＲ
ＡＭ４０のバンクに格納されたブロックプログラムＡ
１の実行を終了し、バンクのブロックプログラムＡ２
の実行に移る時、それを契機としてＤＸＭＡＵ６０は、
ＰＬＣ７０に対してＲＡＭ４０のバンクに新たに格納
するブロックプログラムを要求する。この時、ＤＤＭＡ
Ｕ９０は、ＰＤＬＣ１００に対してＲＡＭ３０のバンク
に新たに格納するデータブロックを要求する。

【００５８】ＤＸＭＡＵ６０からの要求を受けてＰＬＣ
７０は、ロードテーブル７１に従いＲＯＭ８０からブロ
ックプログラムＣ１を取得し、ＤＸＭＡＵ６０に与え
る。そして、ＤＸＭＡＵ６０はＲＡＭ４０のバンクに
ブロックプログラムＣ１を格納する。この時、ＤＤＭＡ
Ｕ９０からの要求を受けてＰＤＬＣ１００は、ストアテ
ーブル１０１に従いブロックプログラムＡ１の進行に伴
って、ＲＡＭ３０のバンクに格納しておく必要の無く
なったデータブロックａ１をＥＲＡＭ１１０の所定のメ
モリ領域にストアしていくと同時に、ロードテーブル１
０２に従い、ＥＲＡＭ１１０から新たにデータブロック
ｃ１を取得し、ＤＤＭＡＵ９０に与える。ＤＤＭＡＵ９
０はＲＡＭ３０のバンクに新たにデータブロックｃ１
を格納する。

【００５９】続いて、ＤＳＰコア５０がデータブロック
ａ２を用いて、ＲＡＭ４０のバンクに格納されたブロ
ックプログラムＡ２の実行終了後、データブロックａ３
を用いるバンクに格納されたブロックプログラムＡ３
の実行に移った時、ＤＸＭＡＵ６０は、ＰＬＣ７０にＲ
ＡＭ４０のバンクに新たに格納するブロックプログラ
ムを要求する。この時、ＤＤＭＡＵ９０は、ＰＤＬＣ１
００に対してＲＡＭ３０のバンクに新たに格納するデ
ータブロックを要求する。

【００６０】ＤＸＭＡＵ６０からの要求を受けてＰＬＣ
７０は、ロードテーブル７１に従いＲＯＭ８０からブロ
ックプログラムＣ２を取得し、ＤＸＭＡＵ６０に与え
る。そして、ＤＸＭＡＵ６０はＲＡＭ４０のバンクに
ブロックプログラムＣ２を格納する。この時、ＤＤＭＡ
Ｕ９０からの要求を受けてＰＤＬＣ１００は、ストアテ
ーブル１０１に従いブロックプログラムＡ２の進行に伴
って、ＲＡＭ３０のバンクに格納しておく必要の無く
なったデータブロックａ２を、ＥＲＡＭ１１０の所定の
メモリ領域にストアしていくと同時に、ロードテーブル
１０２に従い、ＥＲＡＭ１１０から新たにデータブロッ
クｃ２を取得し、ＤＤＭＡＵ９０に与える。ＤＤＭＡＵ
９０は、ＲＡＭ３０のバンクに新たにデータブロック
ｃ２を格納する。

【００６１】上記動作が繰り返され、バンクのブロッ
クプログラムＡ５の実行が終了すると、フェーズ１にお
けるプログラムＡの実行は終了する。そして、ＰＣ５１
が先頭に返り、処理フェーズはフェーズ２になる。続い
て、ＤＳＰコア５０は、ＲＡＭ４０のバンクに新たに
格納されたブロックプログラムＣ１の実行をＲＡＭ３０
のバンクに新たに格納されたデータブロックｃ１を用
いて行う。そして、フェーズ１と同様にフェーズ２では
順次ブロックプログラムＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５
が実行されることでプログラムＣの処理が行われる。

【００６２】上記のように、ＲＡＭ４０に格納されるプ
ログラムとＲＡＭ３０に格納されるワークデータは、バ
ンク単位で順次書き換えられていき、プログラムカウン
タ（ＰＣ）５１が先頭に返って新たなフェーズになった
時は、プログラムとワークデータが次フェーズ用の新し
いものに置き変わっている。従って、本発明のＤＳＰ１
０Ｂは、プログラムの実行を中止せずに連続してマルチ
アルゴリズム処理を実現できる。

【００６３】尚、データ、（ブロック）プログラムの数
は上記例に限らない。また、上記例ではマルチアルゴリ
ズム処理についての説明を行ったが、ＲＡＭ３０に格納
できないような大きな容量のワークデータを要するマル
チチャンネル処理についてもＤＳＰ１０Ｂを用いて処理
することが可能である。図１１は、各フェーズにおける
チャンネル（ｃｈ）１、２、３と各チャンネルのプログ
ラムの実行時に使用されるワークデータの関係を示した
タイミング図である。ここで、ワークデータは、そのま
まではＲＡＭ３０に格納できない程容量の大きなもので
あり、元のワークデータを分割してできたデータブロッ
クがそれぞれチャンネル１、２、３用ワークデータ（Wo
rk Data for ch1 、2 、3 ）として順次ロードされ、各
チャンネルのプログラムの実行時に用いられる。

【００６４】ＤＳＰ１０Ｂの動作時には、各フェーズ毎
にＲＡＭ３０のメモリ領域において、実行が終了したプ
ログラムに対応するワークデータに変わって、ロードテ
ーブル１０２に基づいて新たなワークデータが順次ロー
ドされていく。従って、実行するプログラムは同一のも
のであるが、処理フェーズ毎に次のチャンネルのワーク
データがロードされ、次の処理フェーズのプログラム実
行時に使用できるようになっている。このような構成に
より、一度に全てのワークデータを格納しておくにはＲ
ＡＭ３０のメモリ容量が足りない場合でも、ＤＳＰ１０
Ｂを用いてマルチチャンネル処理を行うことが可能であ
る。

【００６５】尚、ＤＳＰ１０Ｂに接続され、プログラム
を格納するＲＯＭは、第一実施例で説明したＲＯＭ８１
や外部記憶装置８３からプログラムを取得するＤＰＲＡ
Ｍ８２で構成されてもよい。本発明では、一定時間続く
フェーズ毎に実行或いはロードされるプログラムが変わ
るので、各プログラムの処理時間は等長化されている必
要がある。具体的には、ＤＳＰの動作に要する単位処理
時間をＮフェーズに分けて考える場合、外部ＲＯＭから
ＲＡＭ４０にロードされて実行される各プログラムは、
単位処理時間の１／Ｎより短い時間内で実行が完了する
構成であることが求められる。

【００６６】そこで、プログラムの処理時間を等長化す
るためにＲＡＭ４０は、プログラムの書き換えが行われ
るメモリ領域以外に、プラットフォームプログラムＰを
格納する。図１２は、５つのバンクを有し、プラットフ
ォーム構造を有するＲＡＭ４０を示す図である。ＲＡＭ
４０は、ＤＳＰプログラムが格納される５つのバンクの
あるメモリ領域以外の領域に各プログラムの処理時間を
等長化するためのプラットフォームプログラムＰを有す
る。

【００６７】図１３は、プラットフォームプログラムＰ
を説明するための図である。図１３に示すように、例え
ばフェーズ１において、プログラムＡの実行が終了した
後の残りの時間は、プラットフォームプログラムＰに従
いプログラム処理のアイドリングが行われる。そして、
フェーズ２になると、実行されるプログラムは、新たに
ＲＡＭ４０にロードされたプログラムＣになる。そし
て、プログラムＣの実行が終了した後の時間は、再びプ
ラットフォームプログラムＰに従いプログラム処理のア
イドリングが行われる。各フェーズにおけるアイドリン
グ時間を調整することにより、各フェーズのアイドリン
グ時間を含めたプログラムの処理時間は等長化される。

【００６８】ＤＳＰ１０Ａ、１０Ｂにおけるフェーズの
認識は、例えばＰＬＣ７０やＰＤＬＣ１００に入力され
ている、単位処理時間に同期したマスターフレームクロ
ックＭＦＣをＮ分周した信号ＭＦＣ／Ｎを、ＤＳＰ１０
Ａ、１０Ｂに与えることで可能になる。図１４は、プラ
ットフォームプログラムＰを持つＲＡＭ４０を有するＤ
ＳＰ１０Ａの全体構成図である。以下に、プラットフォ
ームプログラムＰを有するＤＳＰ１０Ａでマルチアルゴ
リズム処理を行う場合のワークデータアクセス方法の一
実現例を説明する。

【００６９】図１４に示すように、ＲＡＭ４０は、プラ
ットフォームプログラムＰを格納する。また、ＲＡＭ３
０はワークエリアＷｏｒｋ＃０、＃１、＃２、＃３を有
する。ワークエリアＷｏｒｋ＃１、＃２、＃３にはそれ
ぞれプログラムＡ、Ｂ、Ｃ用のワークデータａ、ｂ、ｃ
が格納されている。また、Ｗｏｒｋ＃０は処理フェーズ
に応じてワークデータａ、ｂ、ｃの何れか１つが格納さ
れるテンポラリワークエリアである。

【００７０】例えば、フェーズ１でプログラムＡ１の処
理が終了してフェーズ２になるまでのアイドリング期間
中には、プラットフォームプログラムＰに従って、デー
タａがＷｏｒｋ＃１にコピーされ（戻され）、フェーズ
２で使用されるデータｃがＷｏｒｋ＃３からＷｏｒｋ＃
０内にコピーされる（移される）というスワップ処理が
行なわれる。ここで、Ｗｏｒｋ＃０、＃１、＃２、＃３
は、プログラム処理で使用するワークデータを格納する
のに十分なメモリ容量を有するものとする。

【００７１】このような構成のＤＳＰ１０Ａでは、各フ
ェーズにおいてＤＳＰコア５０が常にデータメモリの同
一の領域（Ｗｏｒｋ＃０）にアクセスすることで、実行
するプログラムに必要なワークデータを得ることができ
る。図１５は、上記プラットフォームプログラムＰによ
るワークデータのスワップ処理の流れを示すフローチャ
ートである。

【００７２】プラットフォームプログラムＰは、次の処
理フェーズがフェーズ１、２、３のどれに当てはまるか
を整数変数Ｘの値で判断する。このＸの値は、整数変数
Ｃｎｔの値（初期値１）から算出される。そして、Ｘの
値に基づいてＤＳＰコア５０にロードされるワークデー
タが決定される。この変数Ｘの値を決定する計算は、以
下のようになる。

【００７３】先ず最初に整数変数Ｃｎｔの値は１であ
る。ＤＳＰ１０Ａが前述の信号ＭＦＣ／Ｎ（例えばＮ＝
３）を受け取るとＣｎｔの値が１つ増加される。そし
て、増加されたＣｎｔの値を３で割る演算が行われる。
この演算結果の値がＸとされる。ただし、変数Ｃｎｔを
３で割った演算の結果がＸ＝０の時にはＸの値が３にセ
ットされる。

【００７４】上記処理によって、信号ＭＦＣ／ＮがＤＳ
Ｐ１０Ａに送られる度に変数Ｘの値が順次１、２、３、
１、２、３、１、・・・と決定される。図１５に示すよ
うに、変数Ｃｎｔを３で割る演算で決定される変数Ｘの
値に対応して、Ｗｏｒｋ＃０にあったワークデータが所
定のワークエリアに戻され、次のフェーズで使用される
ワークデータが代わりにＷｏｒｋ＃０にコピーされる。
そして、ＤＳＰコア５０には常にＷｏｒｋ＃０に格納さ
れたワークデータがロードされ、プログラムの実行時に
使用される。

【００７５】例えば、変数Ｃｎｔを３で割る演算の結果
がＸ＝１の時、それまでＷｏｒｋ＃０にあったワークデ
ータがＷｏｒｋ＃３にコピーされ、代わりにＷｏｒｋ＃
０にはＷｏｒｋ＃１内にあったワークデータがコピーさ
れる。図１６は、図１５で説明した方法とは別のワーク
データアクセス方法を説明するための、プラットフォー
ム構造を有するＤＳＰ１０Ａの構成図である。このＤＳ
Ｐ１０Ａは、ＲＡＭ３０のデータメモリに対する論理ア
ドレスが設定された構成である。

【００７６】図１６に示すように、本ＤＳＰ１０Ａで
は、ＲＡＭ３０のデータメモリ領域とそれに対する論理
アドレッシングを変えるアドレス手法がＤＳＰハードで
サポートされている。プラットフォームプログラムＰに
従い、各処理フェーズにおけるプログラムの実行前にオ
フセットアドレスをオフセットレジスタへ与えること
で、ＲＡＭ３０のＷｏｒｋ＃１、＃２、＃３内にあるワ
ークデータａ、ｂ、ｃの何れに対してもＤＳＰコア５０
は同一のアドレスで常にアクセスできるようになる。

【００７７】上記実施例で説明したＤＸＭＡＵ６０、Ｐ
ＬＣ７０、ＤＤＭＡＵ９０、ＰＤＬＣ１００は、例えば
以下のような構成とする。図１７は、ＤＸＭＡＵ６０の
構成例を示す図である。図１７に示すように、ＤＸＭＡ
Ｕ６０は、バンクカウンタ６１、ベースアドレス計算部
６２、プログラムカウンタ比較部６３及びアドレス生成
部６４を有する。

【００７８】バンクカウンタ６１は、初期値がゼロであ
る整数変数Ｋをカウントする。バンクカウンタ６１がカ
ウントする変数Ｋの値を１ずつ増加させるインクリメン
ト信号ｉｎｃは、プログラムカウンタ比較部６３から入
力され、変数Ｋの値をゼロにリセットするリセット信号
ｒｓｔは、アドレス生成部６４から入力される。ベース
アドレス計算部６２には、ＤＸＭＡＵ６０のレジスタか
らＸＢＮＫ、ＸＢＡＳの値が入力され、バンクカウンタ
６１から変数Ｋの値が入力される。ベースアドレス計算
部６２は、入力される値ＸＢＮＫ、ＸＢＡＳ、Ｋを用い
てベースアドレスＸＢＡＳ＋ＸＢＮＫ×Ｋ（初期値はＫ
＝０によりＸＢＡＳ）を算出し、この算出したベースア
ドレスをプログラムカウンタ比較部６３及びアドレス生
成部６４に与える。ここで、ベースアドレスＸＢＡＳ＋
ＸＢＮＫ×Ｋは、ＲＡＭ４０においてＤＳＰプログラム
（ブロックプログラム）が格納されるメモリ領域のバン
ク境界のアドレスを表わす。

【００７９】プログラムカウンタ比較部６３には、ＤＸ
ＭＡＵ６０のレジスタからＸＢＮＫ、ＸＢＡＳの値が入
力され、プログラムカウンタ５１からはプログラムカウ
ンタの値ＰＣが入力され、ベースアドレス計算部６２か
らはベースアドレスＸＢＡＳ＋ＸＢＮＫ×Ｋ（初期値は
ＸＢＡＳ）の値が入力される。最初にプログラムカウン
タ比較部６３は、ＰＣとＸＢＡＳ＋ＸＢＮＫ×Ｋの初期
値であるＸＢＡＳとを比較しており、ＰＣ＞ＸＢＡＳに
なるとＲＡＭ４０内のブロックプログラムの実行が開始
されたと判断し、ＰＣと（ＸＢＡＳ＋ＸＢＮＫ×Ｋ）＋
ＸＢＮＫ（Ｋ＝０、１、２、・・・）との比較演算を開
始する。

【００８０】比較演算の結果、ＰＣ＞（ＸＢＡＳ＋ＸＢ
ＮＫ×Ｋ）＋ＸＢＮＫになると、プログラムカウンタ比
較部６３は、ＤＳＰコア５０が次のバンクに格納された
ブロックプログラムを実行し始めたと判断し、アドレス
生成部６４にアドレスのインクリメントイネーブル信号
ｉｎｃｅｎを与える。プログラムカウンタ比較部６３
は、上記インクリメントイネーブル信号ｉｎｃｅｎを各
処理フェーズ中、ＸＢＮＫ分の長さだけ出力することで
アドレス生成部６４にＸＢＮＫ単位のブロックプログラ
ムの書き換えを実行させる。

【００８１】また、プログラムカウンタ比較部６３は、
インクリメントイネーブル信号ｉｎｃｅｎをＸＢＮＫ分
の長さだけ出力するとインクリメント信号ｉｎｃを出力
してバンクカウンタ６１のＫの値を１つ増加させる。ア
ドレス生成部６４は、上記インクリメントイネーブル信
号ｉｎｃｅｎに基づいてベースアドレスＸＢＡＳ＋ＸＢ
ＮＫ×Ｋに対するオフセットアドレス［０，ＸＢＮＫ−
１］を生成し、先のベースアドレスと加算することでア
ドレスｏｗｐを生成する。また、アドレス生成部６４
は、上記インクリメントイネーブル信号ｉｎｃｅｎから
プログラムメモリであるＲＡＭ４０へのロード信号ＲＤ
と、外部メモリであるＲＯＭ８０へのリード信号ＲＤを
生成する。

【００８２】リード信号ＲＤによって読み出されたブロ
ックプログラムは、ＲＡＭ４０のアドレスｏｗｐが表す
メモリ領域に格納される。アドレス生成部６４は、アド
レスｏｗｐがＸＬＩＭよりも大きくなると、ＲＡＭ４０
のメモリ領域の全バンクのブロックプログラムの書き換
えを終了したと判断して、バンクカウンタ６１およびプ
ログラムカウンタ比較部６３にリセット信号ｒｓｔを送
り、整数変数Ｋの値をゼロにリセットさせる。整数変数
Ｋがゼロにリセットされることにより、続いてロードさ
れるブロックプログラムは最初のバンクに格納される。

【００８３】図１８は、ＰＬＣ７０の第一構成例である
ＰＬＣ７０ａを示す図である。図１８に示すように、Ｐ
ＬＣ７０ａは、ロードテーブル部７３、ベースアドレス
部７４、アドレス生成部７５及びラッチ部７６を有す
る。ロードテーブル部７３は、ロードテーブル７１を有
し、ロードテーブル７１の内容は、ＰＬＣ７０ａの動作
を制御する制御バスＣｔｒｌＢｕｓからの信号が入力
した時に読み出される。この読み出されたロードテーブ
ル７１の内容は、ベースアドレス部７４に送られる。

【００８４】ベースアドレス部７４では、外部メモリで
あるＲＯＭ８０からブロックプログラムを読み出す際
に、当該ブロックプログラムが格納されるメモリ領域を
特定するアクセスアドレスａｄｒｓを決定するために必
要なベースアドレスがロードテーブル７１の内容に基づ
いて生成される。ＤＳＰ１０Ａの動作の単位処理がＮフ
ェーズに分けて行われるとすると、ベースアドレスの生
成は、単位処理に要する時間に同期したマスターフレー
ムクロックＭＦＣをＮ分周したクロックのタイミングに
合わせて行われる。

【００８５】アドレス生成部７５は、ベースアドレスに
対するオフセットアドレスをＤＸＭＡＵ６０からのリー
ド信号ＲＤに基づきインクリメントして生成する。そし
て、当該オフセットアドレスをベースアドレスに加算す
ることで、外部メモリであるＲＯＭ８０へのアクセスア
ドレスａｄｒｓを作る。そしてＲＯＭ８０において、ア
クセスアドレスａｄｒｓが示すメモリ領域から読み出さ
れた当該ブロックプログラムは、ラッチ部７６を介して
ＤＸＭＡＵ６０に与えられる。

【００８６】図１９は、ＰＬＣ７０の第二構成例である
ＰＬＣ７０ｂを示す図である。図１９に示すように、Ｐ
ＬＣ７０ｂは、ラッチ部７６、ベースアドレスレジスタ
７７、リミットアドレスレジスタ７８、ロードアドレス
生成部７９及びアドレス比較部８４を有する。ベースア
ドレスレジスタ７７及びリミットアドレスレジスタ７８
には、それぞれＰＬＣ７０ｂの動作を制御する制御バス
ＣｔｒｌＢｕｓからベースアドレスとリミットアドレ
スが設定される。このベースアドレスとリミットアドレ
スは、ＲＯＭ８０のメモリ領域に対してプログラムの読
み出しの対象領域を限定するためのアドレスである。

【００８７】ロードアドレス生成部７９は、前述の信号
ＭＦＣ／Ｎのタイミングでベースアドレスレジスタ７７
からベースアドレスの値を読み込む。そして、ＤＸＭＡ
Ｕ６０からのリード信号ＲＤを受けて、読み込んだベー
スアドレスの値に対して、順次インクリメントした値を
ロードアドレスａｄｒｓとしてアドレス比較部８４に出
力する。

【００８８】アドレス比較部８４では、ロードアドレス
生成部７９から得るロードアドレスａｄｒｓと、リミッ
トアドレスレジスタ７８から得るリミットアドレスＬＩ
Ｍの値を比較する。比較の結果、ａｄｒｓ≦ＬＩＭであ
ればアドレス比較部８４は、リード信号ＲＤがＰＬＣ７
０ｂに入力するタイミングで、ＲＯＭ８０からブロック
プログラムを読み込むための指示信号ＲｅａｄｅｎをＲ
ＯＭ８０に対して発信する。そして、ＲＯＭ８０におい
て、ロードアドレスａｄｒｓが示すメモリ領域にあるブ
ロックプログラムがラッチ部７６を介してＤＸＭＡＵ６
０に与えられる。

【００８９】一方、比較の結果ａｄｒｓ＞ＬＩＭであれ
ばアドレス比較部８４は、ロードアドレスａｄｒｓが示
すメモリ領域が、ＲＯＭ８０内で予め設定されたプログ
ラムが読み出されるメモリ領域以外にあることを認識
し、信号Ｒｅａｄｅｎを発生させない。図２０は、ＤＤ
ＭＡＵ９０の第一構成例であるＤＤＭＡＵ９０ａを示す
図である。

【００９０】図２０に示すように、ＤＤＭＡＵ９０ａ
は、プログラムカウンタ監視型であり、バンクカウンタ
９１、データメモリのベースアドレス計算部９２、プロ
グラムカウンタ比較部９３、アドレス生成部９４、プロ
グラムメモリのベースアドレス計算部９５、Ｒ／Ｗ信号
生成部９６、逓倍回路９７及び反転回路９８を有する。
ベースアドレス計算部９５は、ＸＢＡＳ、ＸＢＮＫ、Ｋ
の値からベースアドレスＸＢＡＳ＋ＸＢＮＫ×（Ｋ＋
１）を算出し、プログラムカウンタ比較部９３に与え
る。ベースアドレス計算部９２は、ＤＢＡＳ、ＤＢＮ
Ｋ、Ｋの値からベースアドレスＤＢＡＳ＋ＤＢＮＫ×Ｋ
を算出しアドレス生成部９４に与える。

【００９１】プログラムカウンタ比較部９３は、ＸＢＡ
Ｓ、ＸＢＡＳ＋ＸＢＮＫ×（Ｋ＋１）、ＰＣの値に基づ
き、ＰＣとＸＢＡＳ＋ＸＢＮＫ×（Ｋ＋１）との比較演
算を行う。比較演算の結果、ＰＣ＞ＸＢＡＳ＋ＸＢＮＫ
×（Ｋ＋１）の場合、プログラムカウンタ比較部９３
は、ＤＸＭＡＵ６０と同様にＤＢＮＫ分の長さだけイン
クリメントイネーブル信号ｉｎｃｅｎを出力することで
アドレス生成部９４にＤＢＮＫ単位のデータの書き換え
をさせる。

【００９２】また、プログラムカウンタ比較部９３は、
インクリメントイネーブル信号ｉｎｃｅｎをＤＢＮＫ分
の長さだけ出力した後、インクリメント信号ｉｎｃを出
力してバンクカウンタ９１のＫの値を１つ増加させる。
アドレス生成部９４は、上記インクリメントイネーブル
信号ｉｎｃｅｎに基づいて、ベースアドレスＤＢＡＳ＋
ＤＢＮＫ×Ｋに対するオフセットアドレスを生成し、先
のベースアドレスＤＢＡＳ＋ＤＢＮＫ×Ｋと加算して、
データメモリＲＡＭ３０へのアクセスポインタｒｗｐを
生成する。

【００９３】また、アドレス生成部９４は、上記インク
リメントイネーブル信号ｉｎｃｅｎからデータメモリで
あるＲＡＭ３０へのロード信号ＬＤを生成して、逓倍回
路９７に与える。アドレス生成部９４は、アクセスポイ
ンタｒｗｐがＤＬＩＭよりも大きくなると、ＲＡＭ３０
のメモリ領域の全バンクのワークデータの書き換えを終
了したと判断して、バンクカウンタ９１及びプログラム
カウンタ比較部９３にリセット信号ｒｓｔを送り、整数
変数Ｋの値をゼロにリセットする。

【００９４】ＤＤＭＡＵ９０は、ＥＲＡＭ１１０からの
ワークデータをデータブロック単位でデータメモリにロ
ードするだけでなく、ワークデータをＰＤＬＣ１００を
介してＥＲＡＭ１１０へストアさせる機能も有する。従
って、ＤＤＭＡＵ９０は、ワークデータの書き換えのタ
イミングを決めるロード信号ＬＤの周期を２分割し、ワ
ークデータをストアするフェーズとロードするフェーズ
を設定している。このデータをストアするフェーズと、
ロードするフェーズを設定する機能を有するのが逓倍回
路９７とリード／ライト（Ｒ／Ｗ）信号生成部９６であ
る。

【００９５】ＤＳＰ１０内のデータメモリであるＲＡＭ
３０に対するリード／ライト信号Ｒ／Ｗと、ＤＳＰ１０
外部のデータメモリであるＥＲＡＭ１１０に対するリー
ド／ライト信号Ｒ／Ｗとは論理的に反転させる必要があ
る。そのためにＤＤＭＡＵ９０ａに反転回路９８が設け
られている。図２１は、ＤＤＭＡＵ９０ａから発生され
るロード信号ＬＤと、リード／ライト信号Ｒ／Ｗとの関
係を示すタイミング図である。図２１に示すように、ロ
ード信号ＬＤが発生している時は、リード（Ｒｅａｄ）
又はライト（Ｗｒｉｔｅ）信号が発生している。

【００９６】図２２は、ＤＤＭＡＵ９０の第二構成例で
あるＤＤＭＡＵ９０ｂを示す図である。図２２に示すよ
うに、ＤＤＭＡＵ９０ｂは、アクセスポインタ監視型で
あり、ＤＤＭＡＵ９０Ａが有するプログラムカウンタ比
較部９３の代わりにアクセスポインタＡＰと、ベースア
ドレスＤＢＡＳ＋ＤＢＮＫ×Ｋとを比較するアドレスポ
インタ比較部９９が設けられている。他の構成は、ＤＤ
ＭＡＵ９０ａと同様なのでその説明を省略する。

【００９７】図２３は、ＰＤＬＣ１００の第一構成であ
るＰＤＬＣ１００ａを示す図である。図２３に示すよう
に、ＰＤＬＣ１００ａは、ロードテーブル部１０３ａ、
ストアテーブル部１０３ｂ、ベースアドレス部１０４
ａ、１０４ｂ、アドレス生成部１０５ａ、１０５ｂ、ラ
ッチ部１０６ａ、１０６ｂ及び多重化部１０７を有す
る。

【００９８】ロードテーブル部１０３ａは、ロードテー
ブル１０２を有する。ロードテーブル１０２の内容は、
制御バスＣｔｒｌＢｕｓからの信号で読み出される。
また、ストアテーブル部１０３ｂは、ストアテーブル１
０１を有する。このストアテーブル１０１は、ロードテ
ーブル部１０３ａから受け取るロードテーブル１０２の
内容に基づいて作成される。ストアテーブル１０１は、
ロードテーブル１０２の内容を１フェーズずつずらして
作成されたものである。

【００９９】読み出されたロードテーブル７１の内容
は、ベースアドレス部７４に送られる。ベースアドレス
部１０４ａでは、ワークデータを読み出す際に外部メモ
リであるＥＲＡＭ１１０内のメモリ領域を特定するワー
クデータロード用のベースアドレスが、ロードテーブル
１０２の内容に基づいて生成される。ワークデータロー
ド用のベースアドレスの生成は、単位処理に要する時間
に同期したマスターフレームクロック信号ＭＦＣをＮ分
周した信号ＭＦＣ／Ｎのタイミングに合わせて行われ
る。

【０１００】ベースアドレス部１０４ｂでは、ワークデ
ータをストアする際にＥＲＡＭ１１０内のメモリ領域を
特定するワークデータストア用のベースアドレスがスト
アテーブル部１０３ｂから与えられるストアテーブル１
０１の内容に基づいて生成される。このワークデータス
トア用のベースアドレスの生成も前述の信号ＭＦＣ／Ｎ
のタイミングに合わせて行われる。

【０１０１】ベースアドレス部１０４ａ、１０４ｂで生
成されたベースアドレスは、それぞれアドレス生成部１
０５ａ、１０５ｂに入力される。既述のように、ＤＤＭ
ＡＵ９０からＰＤＬＣ１００ａに与えられるロード信号
ＬＤは、ワークデータをストアするフェーズとロードす
るフェーズとに周期が２分割されている。このロード信
号ＬＤは、ＰＤＬＣ１００ａ内で２分周され、アドレス
生成部１０５ａ、１０５ｂのインクリメント信号とな
る。

【０１０２】アドレス生成部１０５ａ、１０５ｂにおい
て、前記インクリメント信号に基づいて生成されるオフ
セットアドレスとベースアドレスは加算され、ＥＲＡＭ
１１０に対するロードアドレス及びストアアドレスとし
て多重化部１０７に入力される。そして、多重化部１０
７は、ロードアドレスとストアアドレスとを時分割多重
化して、ＥＲＡＭ１１０に対するアドレスを生成する。
このアドレスが示すＥＲＡＭ１１０内のメモリ領域から
ワークデータはロード及びストアされる。

【０１０３】ＥＲＡＭ１１０からＰＤＬＣ１００ａに入
力されたワークデータは、リード／ライト信号Ｒ／Ｗか
ら作ったゲート信号でデータバスをラッチしてＤＤＭＡ
Ｕ９０に与えられる。図２４は、ＰＤＬＣ１００の第二
構成であるＰＤＬＣ１００ｂを示す図である。

【０１０４】図２４に示すように、ＰＤＬＣ１００ｂ
は、アドレス生成部１０５ａ、１０５ｂ、ラッチ部１０
６ａ、１０６ｂ、多重化部１０７、ベースアドレスレジ
スタ１０８ａ、１０８ｃ、リミットアドレスレジスタ１
０８ｂ、１０８ｄ及びアドレス比較部１０９を有する。
ここで、アドレス生成部１０５ａ、１０５ｂ、ラッチ部
１０６ａ、１０６ｂ、多重化部１０７は、ＰＤＬＣ１０
０ａと同様のものであり、その説明を省略する。

【０１０５】ＰＤＬＣ１００ｂは、ロードデータのベー
スアドレス、リミットアドレス及びストアデータのベー
スアドレス、リミットアドレスを制御バスＣｔｒｌＢ
ｕｓからの信号で与えられる。各アドレスは、それぞれ
ベースアドレスレジスタ１０８ａ、リミットアドレスレ
ジスタ１０８ｂ、ベースアドレスレジスタ１０８ｃ、リ
ミットアドレスレジスタ１０８ｄに格納される。

【０１０６】ここで、ロードデータのベースアドレスと
リミットアドレスは、ＤＤＭＡＵ９０へ転送されるワー
クデータのＥＲＡＭ１１０における先頭アドレスと最終
アドレスを示し、ストアデータのベースアドレスとリミ
ットアドレスは、ＤＤＭＡＵ９０から転送されてくるワ
ークデータのＥＲＡＭ１１０における先頭アドレスと最
終アドレスを示す。

【０１０７】ロードアドレス生成部１０５ａは、信号Ｍ
ＦＣ／Ｎに基づきベースアドレスレジスタ１０８ａの値
を読み込む。そして、ワークデータのロード／ストアの
タイミングを示すロード信号ＬＤを２分周したタイミン
グで、読み込んだ値を順次インクリメントし、ロードア
ドレスとして出力する。ロードアドレス生成部１０５ａ
は、前記ロードアドレスがＥＲＡＭ１１０におけるロー
ドデータの最終アドレスを越えた場合は、フラグｌｏｖ
ｆｌｇを立てる。

【０１０８】ロードアドレス生成部１０５ａと同様にス
トアアドレス生成部１０５ｂは、信号ＭＦＣ／Ｎに基づ
きベースアドレスレジスタ１０８ｃの値を読み込む。そ
して、ワークデータのロード／ストアのタイミングを示
すロード信号ＬＤを２分周したタイミングで、読み込ん
だ値を順次インクリメントし、ストアアドレスとして出
力する。ストアアドレス生成部１０５ｂは、前記ストア
アドレスがＥＲＡＭ１１０におけるストアデータの最終
アドレスを越えた場合は、フラグｓｏｖｆｌｇを立て
る。ここで、ロードアドレスとストアアドレスは、ロー
ド信号ＬＤを基準クロックとして多重化部１０７から交
互に出力されるものである。

【０１０９】アドレス比較部１０９は、信号ＭＦＣ／Ｎ
のタイミングでリミットアドレスレジスタ１０８ｂから
ロードデータのリミットアドレスを読み込み、リミット
アドレスレジスタ１０８ｄからストアデータのリミット
アドレスを読み込む。そして、アドレス比較部１０９
は、多重化部１０７から与えられるアドレスａｄｒｓが
ロードアドレスとストアアドレスのどちらであるかをリ
ード／ライト信号Ｒ／Ｗに基づき判断する。

【０１１０】多重化部１０７からアドレス比較部１０９
に与えられるアドレスａｄｒｓがロードアドレスの場
合、当該アドレスａｄｒｓは、ロードデータのリミット
アドレスＬＩＭ１と比較される。そして、ａｄｒｓ≦Ｌ
ＩＭ１であれば、アドレス比較部１０９は、ロード信号
ＬＤのタイミングでロードイネーブル信号ＬＤｅｎを出
力する。ａｄｒｓ＞ＬＩＭ１又はフラグｌｏｖｆｌｇが
立っている場合、アドレス比較部１０９は、ロードイネ
ーブル信号ＬＤｅｎを出力しない。

【０１１１】多重化部１０７からアドレス比較部１０９
に与えられるアドレスａｄｒｓがストアアドレスの場
合、当該アドレスａｄｒｓは、ストアデータのリミット
アドレスＬＩＭ２と比較される。そして、ａｄｒｓ≦Ｌ
ＩＭ２であれば、アドレス比較部１０９は、ロード信号
ＬＤのタイミングでロードイネーブル信号ＬＤｅｎを出
力する。ａｄｒｓ＞ＬＩＭ２又はフラグｓｏｖｆｌｇが
立っている場合、アドレス比較部１０９は、ロードイネ
ーブル信号ＬＤｅｎを出力しない。

【０１１２】リード／ライト信号Ｒ／Ｗがワークデータ
のロードを指示した時は、多重化部１０７から出力され
るアドレスａｄｒｓが示すＥＲＡＭ１１０のメモリ領域
にあるワークデータが、信号ＬＤ＆ＮＯＴ（Ｒ／Ｗ）を
クロックとしてラッチ部１０６Ｂを介してＤＤＭＡＵ９
０に与えられる。また、リード／ライト信号Ｒ／Ｗがデ
ータのストアを指示した時は、ＤＤＭＡＵ９０から転送
されてきたストアデータが、信号ＬＤ＆Ｒ／Ｗをクロッ
クとしてラッチ部１０６ａを介して多重化部１０７が出
力するアドレスａｄｒｓが示すＥＲＡＭ１１０のメモリ
領域にストアされる。

【０１１３】ＰＬＤＣ１００ｂが上記のような構成であ
ることにより、ＥＲＡＭ１１０において、ワークデータ
をロード／ストアするメモリ領域は固定されずにフェー
ズ毎に外部からワークデータの先頭アドレスと最終アド
レスが決定される。従って、フェーズ毎にＣＯＤＥＣ２
が必要とするデータサイズが異なる場合、必要に応じて
メモリ領域を指定することで、ＥＲＡＭ１１０のメモリ
容量を必要最小限に抑えることができる。

【０１１４】尚、上記実施例において、ＤＳＰ１０Ａ、
１０Ｂがデータ処理部に対応し、ＲＡＭ４０がプログラ
ムメモリに対応し、ＲＡＭ３０がデータメモリに対応す
る。また、ＤＳＰコア５０がプログラム実行部に対応
し、ＤＸＭＡＵ６０がプログラム更新部に対応し、ＰＬ
Ｃ７０がブロックプログラム取得部に対応する。また、
ロードテーブル７１が第一のロードテーブルに対応し、
ＤＤＭＡＵ９０がデータ更新部に対応し、ＰＤＬＣ１０
０がデータブロック取得部に対応する。更に、ロードテ
ーブル１０２が第二のロードテーブルに対応し、ＲＯＭ
８０、８１、ＤＰＲＡＭ８２、外部記憶装置８３が第一
の外部メモリに対応し、ＥＲＡＭ１１０が第二の外部メ
モリに対応する。

【０１１５】

【発明の効果】以上説明したように、本発明によれば、
メモリ容量の制約を受けずに複数のアルゴリズム処理を
連続して行うことのできるＤＳＰを有するコーデックを
提供することができる。

【図面の簡単な説明】

【図１】ＣＯＤＥＣ２の基本構成図である。

【図２】本発明の第一実施例であるＤＳＰ１０Ａの全体
構成図である。

【図３】ＤＳＰ１０Ａの動作原理を説明するための図で
ある。

【図４】ＤＳＰコア５０が実行するプログラムＡ、Ｂ、
ＣとＲＯＭ８０からロードされるプログラムの関係を示
したタイミング図である。

【図５】ＤＳＰコア５０が実行するプログラムＤとＲＯ
Ｍ８０からロードされるブロックプログラムの関係を示
したタイミング図である。

【図６】ＤＳＰ１０ＡにＲＯＭ８１が接続された様子を
示す図である。

【図７】ＤＳＰ１０ＡにＤＰＲＡＭ８２及び外部記憶装
置８３が接続された様子を示す図である。

【図８】本発明の第二実施例であるＤＳＰ１０Ｂの全体
構成図である。

【図９】ＤＳＰ１０Ｂの動作原理を説明するための図で
ある。

【図１０】ＤＳＰコア５０が実行するプログラムとＲＯ
Ｍ８０からロードされるプログラムとＥＲＡＭ１１０か
らロードされるワークデータの関係を示したタイミング
図である。

【図１１】チャンネル（ｃｈ）１、２、３と各チャンネ
ル用のプログラム実行時に使用されるワークデータの関
係を示したタイミング図である。

【図１２】プラットフォームプログラムＰを有するＲＡ
Ｍ４０の構成を示す図である。

【図１３】プラットフォームプログラムＰを説明するた
めの図である。

【図１４】プラットフォームプログラムＰを持つＲＡＭ
４０を有するＤＳＰ１０Ａの全体構成図である。

【図１５】プラットフォームプログラムＰによるデータ
のスワップ処理の流れを示すフローチャートである。

【図１６】ＲＡＭ３０のデータメモリに対する論理アド
レスが設定された構成のＤＳＰ１０Ａを示す図である。

【図１７】ＤＸＭＡＵ６０の構成例を示す図である。

【図１８】ＰＬＣ７０の第一構成例であるＰＬＣ７０ａ
を示す図である。

【図１９】ＰＬＣ７０の第二構成例であるＰＬＣ７０ｂ
を示す図である。

【図２０】ＤＤＭＡＵ９０の第一構成例であるＤＤＭＡ
Ｕ９０ａを示す図である。

【図２１】ＤＤＭＡＵ９０ａから発生されるロード信号
ＬＤとリード／ライト信号との関係を示すタイミング図
である。

【図２２】ＤＤＭＡＵ９０の第二構成例であるＤＤＭＡ
Ｕ９０ｂを示す図である。

【図２３】ＰＤＬＣ１００の第一構成例であるＰＤＬＣ
１００ａを示す図である。

【図２４】ＰＤＬＣ１００の第二構成例であるＰＤＬＣ
１００ｂを示す図である。

【図２５】従来のＤＳＰ２００の構成を示す図である。

【図２６】２チャンネルの信号処理を行うＤＳＰ２００
の動作を説明するための図である。

【符号の説明】

２ＣＯＤＥＣ４ＡＤ変換器６ＤＡ変換器１０、１０Ａ、１０ＢＤＳＰ２０ＩＯポート３０、４０ＲＡＭ５０ＤＳＰコア５１プログラムカウンタ６０ＤＸＭＡＵ７０ＰＬＣ７１、７２ロードテーブル８０、８１ＲＯＭ８２ＤＰＲＡＭ８３外部記憶装置９０ＤＤＭＡＵ１００ＰＤＬＣ１０１ストアテーブル１０２ロードテーブル１１０ＥＲＡＭ２００ＤＳＰ

───────────────────────────────────────────────────── フロントページの続き (72)発明者副島良則福岡県福岡市博多区博多駅前三丁目22番８号富士通九州ディジタル・テクノロジ株式会社内 (72)発明者白井靖子神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者伊藤正人神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者野元一宏福岡県福岡市博多区博多駅前三丁目22番８号富士通九州ディジタル・テクノロジ株式会社内

Claims

【特許請求の範囲】

【請求項１】デジタル信号の符号化／復号化処理を行
うデータ処理部を有するコーデックにおいて、前記データ処理部は、１つのプログラムを分割したブロ
ックプログラム単位でプログラムを格納するプログラム
メモリと、ブロックプログラムの実行時に使用するデータを、１つ
のデータを分割したデータブロック単位で格納するデー
タメモリと、前記データメモリに格納されたデータブロックを用いて
前記プログラムメモリに格納されたブロックプログラム
の実行を行うプログラム実行部と、前記プログラム実行部による１つのブロックプログラム
の実行終了毎に、外部から新たにブロックプログラムを
取得し、当該ブロックプログラムを前記プログラムメモ
リに格納するプログラム更新部とを有することを特徴と
するコーデック。
【請求項２】請求項１記載のコーデックにおいて、前記プログラムメモリは、バンク毎に１つのブロックプ
ログラムを格納しており、所定の順序で選択される１つ
のバンク内のブロックプログラムが順次プログラム実行
部によって実行されることを特徴とするコーデック。
【請求項３】請求項１又は２記載のコーデックにおい
て、前記データメモリは、バンク毎に１つのデータブロック
を格納しており、前記プログラム実行部によるブロック
プログラムの実行毎に、所定の順序で選択される１つの
バンク内のデータブロックが順次使用されることを特徴
とするコーデック。
【請求項４】請求項１乃至３何れか１項記載のコーデ
ックにおいて、前記プログラム更新部は、外部から新たに取得したブロ
ックプログラムを、実行の終了したブロックプログラム
が格納されていた前記プログラムメモリのバンクに格納
することを特徴とするコーデック。
【請求項５】請求項１乃至４何れか１項記載のコーデ
ックにおいて、前記データ処理部は、更に前記プログラム実行部による
１つのブロックプログラムの実行終了毎に、前記データ
処理部の外部にある第一の外部メモリから新たにブロッ
クプログラムを取得し、当該ブロックプログラムを前記
プログラム更新部に与えるブロックプログラム取得部を
有することを特徴とするコーデック。
【請求項６】請求項５記載のコーデックにおいて、前記ブロックプログラム取得部は、プログラム処理のフ
ェーズと前記第一の外部メモリから取得するプログラム
との関係を記録した第一のロードテーブルを有し、前記
第一のロードテーブルに基づいて前記第一の外部メモリ
からブロックプログラムを取得することを特徴とするコ
ーデック。
【請求項７】請求項１乃至６何れか１項記載のコーデ
ックにおいて、前記データ処理部は、更に前記プログラム実行部による
１つのブロックプログラムの実行終了毎に、外部から新
たにデータブロックを取得し、当該データブロックを前
記データメモリに格納するデータ更新部を有することを
特徴とするコーデック。
【請求項８】請求項７記載のコーデックにおいて、前記データ処理部は、更に前記プログラム実行部による
１つのブロックプログラムの実行終了毎に、前記データ
処理部の外部にある第二の外部メモリから新たにデータ
ブロックを取得し、当該データブロックを前記データ更
新部に与えるデータブロック取得部を有することを特徴
とするコーデック。
【請求項９】請求項８記載のコーデックにおいて、前記データブロック取得部は、プログラム処理のフェー
ズと前記データメモリから前記第二の外部メモリへ戻す
データとの関係を記録したストアテーブルと、プログラ
ム処理のフェーズと前記第二の外部メモリから取得する
データとの関係を記録した第二のロードテーブルとを有
し、前記ストアテーブルに基づいて前記データメモリか
ら前記第二の外部メモリへ使用されたデータブロックを
戻し、前記第二のロードテーブルに基づいて前記第二の
外部メモリから新たなデータブロックを取得することを
特徴とするコーデック。
【請求項１０】請求項６又は９記載のコーデックにお
いて、前記第一及び第二のロードテーブルと前記ストアテーブ
ルの内容は、書き換え可能な構成であることを特徴とす
るコーデック。