JPH0314825Y2 - - Google Patents
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- Publication number
- JPH0314825Y2 JPH0314825Y2 JP1983081458U JP8145883U JPH0314825Y2 JP H0314825 Y2 JPH0314825 Y2 JP H0314825Y2 JP 1983081458 U JP1983081458 U JP 1983081458U JP 8145883 U JP8145883 U JP 8145883U JP H0314825 Y2 JPH0314825 Y2 JP H0314825Y2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- voltage
- bias
- controlled oscillation
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000010355 oscillation Effects 0.000 claims description 12
- 230000001360 synchronised effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【考案の詳細な説明】
〔技術分野〕
本考案は位相同期回路、特に通信機器に適用し
うる位相同期回路に関する。
うる位相同期回路に関する。
宇宙や遠隔地通信等において、いろいろな信号
や雑音の中から目的とする信号だけを取り出した
いような場合、位相同期回路（以下PLL回路と
いう）が使用される。すなわち、PLL回路の構
成によつて定まる入力信号に同期引込可能な周波
数範囲（以下キヤプチヤレンジという）に設定し
ておいて、所定の入力信号を選択するのである。
ところで何らかの原因で、キヤプチヤレンジがず
れるときがある。例えば、周囲温度変化により回
路構成部品の特性が変化するとき、あるいは保守
のため、特性のバラツキのある回路構成部品を取
り換えたときである。ずれの度合がキヤプチヤレ
ンジ内のとき入力信号周波数とキヤプチヤレンジ
の中心値が異なるから、入力信号の選択度は低下
する。また、ずれの度合がキヤプチヤレンジ外の
とき所定の入力信号をとらえることができない。
このため、PLL回路の閉ループをいつたん切り
離して開ループにするとともにPLL回路内の電
圧制御発振回路（以下VCOという）の自走周波
数（入力信号がないときのVCOの発振周波数）
がキヤプチヤレンジの中心値に一致するように回
路を調整をし、その後改めてVCOを始動しなけ
ればならない。
や雑音の中から目的とする信号だけを取り出した
いような場合、位相同期回路（以下PLL回路と
いう）が使用される。すなわち、PLL回路の構
成によつて定まる入力信号に同期引込可能な周波
数範囲（以下キヤプチヤレンジという）に設定し
ておいて、所定の入力信号を選択するのである。
ところで何らかの原因で、キヤプチヤレンジがず
れるときがある。例えば、周囲温度変化により回
路構成部品の特性が変化するとき、あるいは保守
のため、特性のバラツキのある回路構成部品を取
り換えたときである。ずれの度合がキヤプチヤレ
ンジ内のとき入力信号周波数とキヤプチヤレンジ
の中心値が異なるから、入力信号の選択度は低下
する。また、ずれの度合がキヤプチヤレンジ外の
とき所定の入力信号をとらえることができない。
このため、PLL回路の閉ループをいつたん切り
離して開ループにするとともにPLL回路内の電
圧制御発振回路（以下VCOという）の自走周波
数（入力信号がないときのVCOの発振周波数）
がキヤプチヤレンジの中心値に一致するように回
路を調整をし、その後改めてVCOを始動しなけ
ればならない。
このようにPLL回路を閉ループに改めて始動
させることは、上述の自走周波数の設定のみなら
ず、VCOの自走周波数が所定の値か否かを確認
するときにも必要である。このため、従来の
PLL回路では、開ループにするためのスイツチ
を設けるとともに、その自走周波数がキヤプチヤ
レンジの中心値に一致するようにVCOを再始動
するためのバイアス回路を設けていた。第１図は
従来例に係るPLL回路の構成を示す回路図であ
る。図において、３は入力端子１，２から入力す
る信号の位相を比較し、その位相差に応じた電圧
を出力する位相比較回路（以下PDという）、４は
PD３の出力電圧を増幅する積分回路を含む直流
増幅回路（以下DCAMPという）である。８は電
流制限抵抗６を介してDCAMP４に接続する
VCOであり、９はVCO８の出力周波数を所定の
周波数に変換してPD３に出力する分周回路であ
る。５はVCO８の自走周波数（入力端子１から
入力する信号がないときのVCOの発振周波数）
がキヤプチヤレンジの中心値に設定されるよう
に、DCAMP４の出力電圧を調整するための直流
バイアス回路である。７はループ切換え用の端子
であり、閉ループを形成するときはDCAMP４の
出力に、開ループを形成するときは不図示の直流
バイアス回路に接続される。１６は電圧可変容量
ダイオード（以下バラクタという）であり、カソ
ード端子はVCO８の入力端子に接続され、アノ
ード端子は接地されている。
させることは、上述の自走周波数の設定のみなら
ず、VCOの自走周波数が所定の値か否かを確認
するときにも必要である。このため、従来の
PLL回路では、開ループにするためのスイツチ
を設けるとともに、その自走周波数がキヤプチヤ
レンジの中心値に一致するようにVCOを再始動
するためのバイアス回路を設けていた。第１図は
従来例に係るPLL回路の構成を示す回路図であ
る。図において、３は入力端子１，２から入力す
る信号の位相を比較し、その位相差に応じた電圧
を出力する位相比較回路（以下PDという）、４は
PD３の出力電圧を増幅する積分回路を含む直流
増幅回路（以下DCAMPという）である。８は電
流制限抵抗６を介してDCAMP４に接続する
VCOであり、９はVCO８の出力周波数を所定の
周波数に変換してPD３に出力する分周回路であ
る。５はVCO８の自走周波数（入力端子１から
入力する信号がないときのVCOの発振周波数）
がキヤプチヤレンジの中心値に設定されるよう
に、DCAMP４の出力電圧を調整するための直流
バイアス回路である。７はループ切換え用の端子
であり、閉ループを形成するときはDCAMP４の
出力に、開ループを形成するときは不図示の直流
バイアス回路に接続される。１６は電圧可変容量
ダイオード（以下バラクタという）であり、カソ
ード端子はVCO８の入力端子に接続され、アノ
ード端子は接地されている。
PLL回路の調整を行うときは、切換スイツチ
等により端子７の接続を切り離し、開ループとす
る。開ループ後、VCO８の自走周波数を決定す
る回路構成部品（たとえば、容量、インダクタン
ス）の調整を行い、自走周波数をキヤプチヤレン
ジの中心値に設定する。再始動の際は、VCO８
が設定された自走周波数で発振するように、直流
バイアス回路から端子７を介して所定の値の電圧
が供給される。この後、端子７は直流増幅回路４
の出力に接続され、PLL回路は所要の自走周波
数状態で閉ループを形成する。
等により端子７の接続を切り離し、開ループとす
る。開ループ後、VCO８の自走周波数を決定す
る回路構成部品（たとえば、容量、インダクタン
ス）の調整を行い、自走周波数をキヤプチヤレン
ジの中心値に設定する。再始動の際は、VCO８
が設定された自走周波数で発振するように、直流
バイアス回路から端子７を介して所定の値の電圧
が供給される。この後、端子７は直流増幅回路４
の出力に接続され、PLL回路は所要の自走周波
数状態で閉ループを形成する。
以上のように、従来のPLL回路はVCOの自走
周波数の設定あるいは自走周波数の確認を行うた
めに、ループ切換え用のスイツチ回路およびルー
プとは別のバイアス回路を設けなければならない
欠点を有していた。
周波数の設定あるいは自走周波数の確認を行うた
めに、ループ切換え用のスイツチ回路およびルー
プとは別のバイアス回路を設けなければならない
欠点を有していた。
本考案は上記の点に鑑み提案されたものであ
り、電圧制御回路の可変容量ダイオードへ供給さ
れる制御電圧を接地電位にすることにより、電圧
制御発振周波数を容易に設定あるいは確認できる
ようにした位相同期回路の提供を目的とする。
り、電圧制御回路の可変容量ダイオードへ供給さ
れる制御電圧を接地電位にすることにより、電圧
制御発振周波数を容易に設定あるいは確認できる
ようにした位相同期回路の提供を目的とする。
本考案は、位相比較回路と、低域フイルタと、
直流オフセツト用の直流バイアス回路を有し正負
電源により動作する直流増幅器と、電圧制御発振
回路と、電圧制御発振回路の入力にアノード端子
を接続された電圧可変容量ダイオードと、このダ
イオードのカソード端子に接続された直流バイア
ス回路とによつて構成される。
直流オフセツト用の直流バイアス回路を有し正負
電源により動作する直流増幅器と、電圧制御発振
回路と、電圧制御発振回路の入力にアノード端子
を接続された電圧可変容量ダイオードと、このダ
イオードのカソード端子に接続された直流バイア
ス回路とによつて構成される。
本考案の実施例の構成について図面を参照しな
がら説明する。第２図は本考案の実施例に係る
PLL回路の構成を示す回路図である。１１は正
負電源により動作するDCAMPであり、その出力
は直流バイアス回路５により接地電位に直流オフ
セツトされている。１５はバラクタ１７を有する
VCOであり、その入力は電流制限抵抗１２およ
び１４を介してDCAMP１１の出力に接続されて
いる。バラクタ１７のアノード端子はVCO１５
の入力端子に接続され、一方カソード端子は直流
バイアス回路１０の出力に接続されて直流バイア
スされている。１３はPLL回路を開ループにす
るための端子であり、端子１３を接地すると、
PLL回路は開ループとなる。
がら説明する。第２図は本考案の実施例に係る
PLL回路の構成を示す回路図である。１１は正
負電源により動作するDCAMPであり、その出力
は直流バイアス回路５により接地電位に直流オフ
セツトされている。１５はバラクタ１７を有する
VCOであり、その入力は電流制限抵抗１２およ
び１４を介してDCAMP１１の出力に接続されて
いる。バラクタ１７のアノード端子はVCO１５
の入力端子に接続され、一方カソード端子は直流
バイアス回路１０の出力に接続されて直流バイア
スされている。１３はPLL回路を開ループにす
るための端子であり、端子１３を接地すると、
PLL回路は開ループとなる。
次に本考案の実施例の動作について説明する。
DCAMP１１は直流バイアス回路５によつて、そ
の出力が接地電位となるように直流オフセツトさ
れている。この接地電位は抵抗１２，１４を介し
てバラクタ１７のアノード端子に供給される。一
方、VCO１５の自走周波数は開ループとしてバ
イアス回路１０の供給電圧を変えることにより、
所要のキヤプチヤレンジの中心値に設定すること
が必要である。本実施例によれば、端子１３を接
地することにより開ループとして自走周波数が設
定できるとともに、同時に接地電位を直流的にバ
ラクタ１７のアノード端子に供給できるので
VCO１５の所要の自走周波数でVCO１５を再始
動できる。
DCAMP１１は直流バイアス回路５によつて、そ
の出力が接地電位となるように直流オフセツトさ
れている。この接地電位は抵抗１２，１４を介し
てバラクタ１７のアノード端子に供給される。一
方、VCO１５の自走周波数は開ループとしてバ
イアス回路１０の供給電圧を変えることにより、
所要のキヤプチヤレンジの中心値に設定すること
が必要である。本実施例によれば、端子１３を接
地することにより開ループとして自走周波数が設
定できるとともに、同時に接地電位を直流的にバ
ラクタ１７のアノード端子に供給できるので
VCO１５の所要の自走周波数でVCO１５を再始
動できる。
以上説明したように本考案に係るPLL回路は、
電圧制御発振回路の自走周波数の設定あるいは自
走周波数の確認を行うためのスイツチ回路および
電圧制御発振回路の再始動の際のループとは別の
直流バイアス回路を設ける必要もないから、実装
スペースを有効に利用できるとともに経済的であ
り、保守も容易となる。また、可変容量ダイオー
ドに接続された直流バイアス回路の供給電圧の調
整によつて電圧制御発振回路の自走周波数の調整
が可能であるから調整作業が簡便となる。
電圧制御発振回路の自走周波数の設定あるいは自
走周波数の確認を行うためのスイツチ回路および
電圧制御発振回路の再始動の際のループとは別の
直流バイアス回路を設ける必要もないから、実装
スペースを有効に利用できるとともに経済的であ
り、保守も容易となる。また、可変容量ダイオー
ドに接続された直流バイアス回路の供給電圧の調
整によつて電圧制御発振回路の自走周波数の調整
が可能であるから調整作業が簡便となる。
第１図は従来例に係るPLL回路の構成を示す
回路図、第２図は本考案の実施例に係るPLL回
路の構成を示す回路図である。 図において、１，２……入力端子、３……位相
比較回路（PD）、４，１１……直流増幅回路
（DCAMP）、５，１０……直流バイアス回路、
６，１２，１４……電流制限抵抗、７，１３……
接続端子、８，１５……電圧制御発振回路
（VCO）、９……分周回路、１６，１７……電圧
可変容量ダイオード（バラクタ）である。
回路図、第２図は本考案の実施例に係るPLL回
路の構成を示す回路図である。 図において、１，２……入力端子、３……位相
比較回路（PD）、４，１１……直流増幅回路
（DCAMP）、５，１０……直流バイアス回路、
６，１２，１４……電流制限抵抗、７，１３……
接続端子、８，１５……電圧制御発振回路
（VCO）、９……分周回路、１６，１７……電圧
可変容量ダイオード（バラクタ）である。
Claims (1)
- 【実用新案登録請求の範囲】 入力する２信号の位相を比較してその位相差に
応じた電圧を出力する位相比較回路と、 正負電源により動作し前記位相比較回路の出力
電圧を増幅して出力する直流増幅回路と、 該直流増幅回路の出力が接地電位レベルとなる
ようにオフセツト調整するための第１の直流バイ
アス回路と、 入力端子により電流制御抵抗を介して前記直流
増幅回路に接続され、かつ該入力端子にアノード
端子が接続された電圧可変容量ダイオードを有
し、前記位相比較回路に分周回路を介して出力信
号を送出する電圧制御発振回路と、 前記電圧可変容量ダイオードのカソード端子に
接続され、前記電圧制御発振回路の自走周波数を
設定するためのバイアス電圧を供給する第２の直
流バイアス回路と、 前記電圧制御発振回路の入力端子と前記直流増
幅回路出力側との間に前記電流制限抵抗に直列に
挿入され、接地されたとき、前記電圧可変容量ダ
イオードのアノード端子を接地電位レベルとして
第２の直流バイアス回路より該電圧可変容量ダイ
オードのカソード端子に供給されるバイアス電圧
を調整することにより前記電圧制御発振回路の自
走周波数を前記位相比較回路の入力信号の同期引
込周波数範囲内に設定し、かつ、非接地とされた
とき、前記電圧制御発振回路を再始動させるため
の接地用端子とを含む位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8145883U JPS59187243U (ja) | 1983-05-30 | 1983-05-30 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8145883U JPS59187243U (ja) | 1983-05-30 | 1983-05-30 | 位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59187243U JPS59187243U (ja) | 1984-12-12 |
| JPH0314825Y2 true JPH0314825Y2 (ja) | 1991-04-02 |
Family
ID=30211425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8145883U Granted JPS59187243U (ja) | 1983-05-30 | 1983-05-30 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59187243U (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56110306A (en) * | 1980-02-05 | 1981-09-01 | Nippon Telegr & Teleph Corp <Ntt> | Voltage control type oscillator for pll frequency synthesizer |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6024023Y2 (ja) * | 1979-05-18 | 1985-07-17 | 三洋電機株式会社 | 自動周波数制御回路 |
| JPS57160208U (ja) * | 1981-04-03 | 1982-10-07 |
-
1983
- 1983-05-30 JP JP8145883U patent/JPS59187243U/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56110306A (en) * | 1980-02-05 | 1981-09-01 | Nippon Telegr & Teleph Corp <Ntt> | Voltage control type oscillator for pll frequency synthesizer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59187243U (ja) | 1984-12-12 |
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