JPH03147419A - レベル変換器 - Google Patents
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
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- H03K19/018507—Interface arrangements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明はレベル変換器に係わり、特にＴＴＬレベルの入
力信号をＣＭＯＳレベルの信号に変換するレベル変換器
に関する。
力信号をＣＭＯＳレベルの信号に変換するレベル変換器
に関する。
（従来の技術）
−Ｉｇ、に、標準的な論理レベルであるＴＴＬレベルで
は、電位がＯＶから０．８Ｖの範囲である入力信号はＬ
レベルであり、電位が２．２Ｖから５Ｖの範囲である入
力信号はＨレベルであると定義される。一方、ＣＭＯＳ
レベルでは電位がＶＳＳ、即ちＯＶの入力信号はＬレベ
ルであり、電位がＶＣＣ１即ち５Ｖの入力信号はＨレベ
ルであると定義される。
は、電位がＯＶから０．８Ｖの範囲である入力信号はＬ
レベルであり、電位が２．２Ｖから５Ｖの範囲である入
力信号はＨレベルであると定義される。一方、ＣＭＯＳ
レベルでは電位がＶＳＳ、即ちＯＶの入力信号はＬレベ
ルであり、電位がＶＣＣ１即ち５Ｖの入力信号はＨレベ
ルであると定義される。
それで、ＴＴＬレベルの信号がＣＭＯ３半導体チップに
入力される場合、ＴＴＬ、レベルの入力信号をＣＭＯＳ
レベルの信号に変換するレベル変換器が必要である。
入力される場合、ＴＴＬ、レベルの入力信号をＣＭＯＳ
レベルの信号に変換するレベル変換器が必要である。
第３図にＴＴＬレベルの入力信号の電位を変えてＣＭＯ
Ｓレベルの信号に変換する従来のレベル変換器を示す。
Ｓレベルの信号に変換する従来のレベル変換器を示す。
即ち、従来のレベル変換器はＴＴＩ−レベルの制御信号
ＣＳ及びＴＴＬ信号ＩＮをＣＭＯＳレベルに変換し出力
ノードＬ１にＮＯＲ論理に従って信号を出力するＮＯＲ
ゲート回路１と、該回路１の出力ノード１，１に出力さ
れた信号を反転させるインバータＴＮＶとから構成され
る。
ＣＳ及びＴＴＬ信号ＩＮをＣＭＯＳレベルに変換し出力
ノードＬ１にＮＯＲ論理に従って信号を出力するＮＯＲ
ゲート回路１と、該回路１の出力ノード１，１に出力さ
れた信号を反転させるインバータＴＮＶとから構成され
る。
ＮＯＲゲート回路１は電位■ＣＣの供給電源にソース側
を接続し第一ＰＭＯＳトランジスタであるＰＭＯＳトラ
ンジスタＰＩＩと、該トランジスタＰＴＩのトレイン側
、即ち出力ノードＬ、１にソース側を接続し接地電位Ｖ
ＳＳの端子にドレイン側を接続するＣＭＯ３）ランジス
タＣと、ソース側を出力ノードＬ１に接続しドレイン側
を接地電位■ＳＳの端子に接続する第二ＮＭＯＳトラン
ジスタであるＮＭＯＳトランジスタＮＴＩとから構成さ
れる。
を接続し第一ＰＭＯＳトランジスタであるＰＭＯＳトラ
ンジスタＰＩＩと、該トランジスタＰＴＩのトレイン側
、即ち出力ノードＬ、１にソース側を接続し接地電位Ｖ
ＳＳの端子にドレイン側を接続するＣＭＯ３）ランジス
タＣと、ソース側を出力ノードＬ１に接続しドレイン側
を接地電位■ＳＳの端子に接続する第二ＮＭＯＳトラン
ジスタであるＮＭＯＳトランジスタＮＴＩとから構成さ
れる。
ここで、ＣＭＯＳトランジスタＣはゲート側に入力する
ＴＴＬ信号ＩＮの電位を上げ第二ＰＭＯＳトラン′ジス
タて′あるプルアップ ンジスタＰ■２と、該トランジスタＰＴ２のドレイン側
、即ち出力ノードＬ１にソース側を接続しゲート側に入
力するＴＴＬ信号ＩＮの電位を下げ第一ＮＭＯＳトラン
ジスタであるプルダウン用ＰＭＯＳトランジスタＮＩ２
とから構成される。
ＴＴＬ信号ＩＮの電位を上げ第二ＰＭＯＳトラン′ジス
タて′あるプルアップ ンジスタＰ■２と、該トランジスタＰＴ２のドレイン側
、即ち出力ノードＬ１にソース側を接続しゲート側に入
力するＴＴＬ信号ＩＮの電位を下げ第一ＮＭＯＳトラン
ジスタであるプルダウン用ＰＭＯＳトランジスタＮＩ２
とから構成される。
なお、ＰＭＯＳ）ランジスタＰ■１及びＮＭＯＳトラン
ジスタＮＩＩのゲート側にはＮＯＲゲート回路１の駆動
を制御する制御信号ＣＳが入力される。
ジスタＮＩＩのゲート側にはＮＯＲゲート回路１の駆動
を制御する制御信号ＣＳが入力される。
また、プルダウン用ＮＭＯＳトランジスタＮＩ２のサイ
ズは後述する理由でプルアップ用ＰＭＯＳトランジスタ
ＰＩ２のサイズよりも大きくなっている。換言すれば、
上記両トランジスタＰＴ２、ＮＴ２の導通時において、
プルダウン用ＮＭＯＳトランジスタＮＩ２が通すことの
できる最大電荷量、即ち通電能力はプルアップ用ＰＭＯ
Ｓ）ランジスタＰＩ２の通電能力よりも大きくなる態様
となっている。
ズは後述する理由でプルアップ用ＰＭＯＳトランジスタ
ＰＩ２のサイズよりも大きくなっている。換言すれば、
上記両トランジスタＰＴ２、ＮＴ２の導通時において、
プルダウン用ＮＭＯＳトランジスタＮＩ２が通すことの
できる最大電荷量、即ち通電能力はプルアップ用ＰＭＯ
Ｓ）ランジスタＰＩ２の通電能力よりも大きくなる態様
となっている。
以上の構成において、ＴＴＬレベルにおいてＨレベルの
制御信号ＣＳがＰＭＯＳトランジスタＰ■１及びＮＭＯ
ＳトランジスタＮＴＩのゲート側に印加された場合、Ｎ
ＯＲゲート回路１は駆動しない。
制御信号ＣＳがＰＭＯＳトランジスタＰ■１及びＮＭＯ
ＳトランジスタＮＴＩのゲート側に印加された場合、Ｎ
ＯＲゲート回路１は駆動しない。
その理由は、ＰＭＯＳ）ランジスタＰＩＩが非導通とな
り、ＮＭＯ５）ランジスタＮｒｌは導通するため、ＮＯ
Ｒゲート回路１の出力ノードＬ １は接地電位■ＳＳに
保たれるからである。
り、ＮＭＯ５）ランジスタＮｒｌは導通するため、ＮＯ
Ｒゲート回路１の出力ノードＬ １は接地電位■ＳＳに
保たれるからである。
しかしながら、ＴＴＬレベルにおいてＬレベルの制御信
号Ｃ８がＰＭＯＳトランジスタＰＴ１及びＮＭＯＳトラ
ンジスタＮＴＩのゲート側に印加されると、ＰＭＯＳ）
−ランジスタＰＴＩが導通しＮＭＯＳトランジスタＮＩ
Ｉは非導通となるので、ＮＯＲゲート回路１が駆動する
。即ち、ＴＴＩ、レベルである制御信号Ｃ８及びＴＴＬ
信号ＴＮが、ＮＯＲゲート回路１においてＮＯＲ論理に
従って、ＣＭＯ３信号レベルの所定の電位レベルに変換
され出力ノード１，１から出力される。
号Ｃ８がＰＭＯＳトランジスタＰＴ１及びＮＭＯＳトラ
ンジスタＮＴＩのゲート側に印加されると、ＰＭＯＳ）
−ランジスタＰＴＩが導通しＮＭＯＳトランジスタＮＩ
Ｉは非導通となるので、ＮＯＲゲート回路１が駆動する
。即ち、ＴＴＩ、レベルである制御信号Ｃ８及びＴＴＬ
信号ＴＮが、ＮＯＲゲート回路１においてＮＯＲ論理に
従って、ＣＭＯ３信号レベルの所定の電位レベルに変換
され出力ノード１，１から出力される。
例えば、ＴＴＬ信号ＬＮがＬレベルからＨレベルへ変化
した場合、プルアップ用ＰＭＯ３ｔ−ランジスタＰＩ２
は導通状態を保ち、プルダウン用ＮＭＯＳトランジスタ
ＮＩ２は導通状態に素早く変わる。つまり、■ＣＣ電位
の正電荷がＰＭＯＳ）−ランジスタＰＩＩを介してプル
アップ用ＰＭＯＳトランジスタＰＩ２及びプルダウン用
ＮＭＯ３）ランジスタＮＩ２を順次流れ、接地電位ＶＳ
Ｓになる。
した場合、プルアップ用ＰＭＯ３ｔ−ランジスタＰＩ２
は導通状態を保ち、プルダウン用ＮＭＯＳトランジスタ
ＮＩ２は導通状態に素早く変わる。つまり、■ＣＣ電位
の正電荷がＰＭＯＳ）−ランジスタＰＩＩを介してプル
アップ用ＰＭＯＳトランジスタＰＩ２及びプルダウン用
ＮＭＯ３）ランジスタＮＩ２を順次流れ、接地電位ＶＳ
Ｓになる。
この場合、プルダウン用ＮＭＯＳトランジスタＮＴ２の
通電能力はプルアップ用ＰＭＯＳトランジスタＰＴ２の
通電能力よりも大きいので、ＮＯＲゲート回路１の出力
ノードＬ １の電位ＶＮＯＲは接地電位ＶＳＳ、即ちＣ
ＭＯ’Ｓレベルにおいて１−レベルに素早く達する。次
いで、インバータ■ＮＶはＮＯＲゲート回路１の出力ノ
ードＬ１からのＬレベルの出力信号を反転し、ＣＭＯＳ
レベルにおいてＨレベルの信号ＯＵＴを出力する。
通電能力はプルアップ用ＰＭＯＳトランジスタＰＴ２の
通電能力よりも大きいので、ＮＯＲゲート回路１の出力
ノードＬ １の電位ＶＮＯＲは接地電位ＶＳＳ、即ちＣ
ＭＯ’Ｓレベルにおいて１−レベルに素早く達する。次
いで、インバータ■ＮＶはＮＯＲゲート回路１の出力ノ
ードＬ１からのＬレベルの出力信号を反転し、ＣＭＯＳ
レベルにおいてＨレベルの信号ＯＵＴを出力する。
一方、例えばＴＴＬ信号ＩＮがＨレベルからＬレベル（
電位は０．８Ｖ以下である。）へ変化した場合、プルア
ップ用ＰＭＯＳトランジスタＰＩ２は導通状態を保ち、
プルダウン用ＮＭＯＳトランジスタＮＴ２は非導通状態
に変わる。換言すれば、プルダウン用ＮＭＯＳトランジ
スタＮＩ２を流れる正電荷はほとんど無く、プルアップ
用ＰＭＯＳトランジスタＰＩ２を流れることのできる最
大電荷量、即ち通電能力はＮＭＯＳトランジスタＮＩ２
の通電能力よりも断然大きくなる。
電位は０．８Ｖ以下である。）へ変化した場合、プルア
ップ用ＰＭＯＳトランジスタＰＩ２は導通状態を保ち、
プルダウン用ＮＭＯＳトランジスタＮＴ２は非導通状態
に変わる。換言すれば、プルダウン用ＮＭＯＳトランジ
スタＮＩ２を流れる正電荷はほとんど無く、プルアップ
用ＰＭＯＳトランジスタＰＩ２を流れることのできる最
大電荷量、即ち通電能力はＮＭＯＳトランジスタＮＩ２
の通電能力よりも断然大きくなる。
その理由は、ＮＭＯＳトランジスタのスレッショルド電
圧は０．８■程度であるのに対し、ＰＭＯＳトランジス
タのスレッショルド電圧は−０゜８■程度であるからで
ある。
圧は０．８■程度であるのに対し、ＰＭＯＳトランジス
タのスレッショルド電圧は−０゜８■程度であるからで
ある。
それで、プルダウン用ＮＭＯ５）ランジスタＮＩ２が非
導通状態になると、ＮＯＲゲート回路１の出力ノードＬ
１の電位ＶＮＯＲは供給電源電位ＶＣＣと同じ程度、即
ちＣＭＯＳレベルにおいてＨレベルである５■の電位に
高められる０次いで、インバータＩＮＶはＮＯＲゲート
回路１の出力ノードＬ１からのＨレベルの出力信号を反
転し、ＣＭＯＳレベルにおいてＬレベルの信号ＯＵＴを
出力する。
導通状態になると、ＮＯＲゲート回路１の出力ノードＬ
１の電位ＶＮＯＲは供給電源電位ＶＣＣと同じ程度、即
ちＣＭＯＳレベルにおいてＨレベルである５■の電位に
高められる０次いで、インバータＩＮＶはＮＯＲゲート
回路１の出力ノードＬ１からのＨレベルの出力信号を反
転し、ＣＭＯＳレベルにおいてＬレベルの信号ＯＵＴを
出力する。
（発明が解決しようとする課題）
しかしながら、上記のＮＯＲゲート回路１を用いたレベ
ル変換器にあっては、プルダウン用ＮＭＯＳトランジス
タＮＩ２の通電能力はプルダウン用ＮＭＯＳトランジス
タＰＩ２の通電能力よりも大きいので、入力されるＴＴ
Ｌ信号ＩＮがＨレベルからＬレベルへ切り替えられたと
きプルダウン用ＮＭＯＳトランジスタＮＩ２の通電能力
がプルアップ用ＰＭＯＳトランジスタＰＩ２の通電能力
よりも小さくなるまでかなりの時間を要し、ＮＯＲゲー
ト回路１の出力ノードＬ１の電位」−Ｈはかなりの時間
遅れを伴うという問題があった。換言すれば、ＴＴＬレ
ベルの信号がＣＭＯＳレベルの信号に変換される速度が
遅くなってしまうという問題があった。
ル変換器にあっては、プルダウン用ＮＭＯＳトランジス
タＮＩ２の通電能力はプルダウン用ＮＭＯＳトランジス
タＰＩ２の通電能力よりも大きいので、入力されるＴＴ
Ｌ信号ＩＮがＨレベルからＬレベルへ切り替えられたと
きプルダウン用ＮＭＯＳトランジスタＮＩ２の通電能力
がプルアップ用ＰＭＯＳトランジスタＰＩ２の通電能力
よりも小さくなるまでかなりの時間を要し、ＮＯＲゲー
ト回路１の出力ノードＬ１の電位」−Ｈはかなりの時間
遅れを伴うという問題があった。換言すれば、ＴＴＬレ
ベルの信号がＣＭＯＳレベルの信号に変換される速度が
遅くなってしまうという問題があった。
このように、上記変換速度が遅くなる現象は半導体チッ
プにおける動牛速度を高速化しようとする傾向に逆行す
るものである。
プにおける動牛速度を高速化しようとする傾向に逆行す
るものである。
そこで、本発明は上記従来技術の問題点を解消するもの
で、その目的とするところは、ＴＴＬレベルの入力信号
をＨレベルからＬレベルへ切り替えたとき、ＴＴＬレベ
ルの入力信号をＣＭＯＳレベルの信号に速やかに変換す
るレベル変換器を提供することである。
で、その目的とするところは、ＴＴＬレベルの入力信号
をＨレベルからＬレベルへ切り替えたとき、ＴＴＬレベ
ルの入力信号をＣＭＯＳレベルの信号に速やかに変換す
るレベル変換器を提供することである。
［発明の構成］
（課題を解決するための手段）
」二足課題を解決するための本発明は、制御信号がＬレ
ベルのときＣＭＯＳレベルにおいてＨレベルの電位の電
荷を通す第一ＰＭＯＳトランジスタと、該第一ＰＭＯＳ
トランジスタを通ったＨレベルの電荷を常時通す第二Ｐ
ＭＯ８）−ランジスタと、該第二ＰＭＯＳトランジスタ
より通電能力が太き（Ｔ Ｔ Ｌレベルの入力信号かＨ
レベルのとき前記第二ＰＭＯＳトランジスタを通った電
荷を通し零電位端子へ送る第一ＮＭＯ９Ｆ−ランジスタ
と、前記第二ＰＭＯＳトランジスタと前記第一ＮＭＯＳ
トランジスタとの間の電位をＣＭＯＳレベルの出力信号
として出力する出力、ノーｔ・と、前記制御信号が■（
レベルのとき前記出力ノードを零電位にする第二ＮＭＯ
Ｓトランジスタを設けてなるＮＯＲゲート回路と、前記
ＴＴＩ−レベルの入力信号がＨレベルのとき電荷を放出
しＬレベルのとき電荷を吸収する充放電部と、該充放電
部により基準電位にある電荷を吸収ないし放出される共
通ノードと、該共通ノードの電位が基準電位を下回った
ときＣＭＯＳレベルにおいてＨレベルの電位の電荷を前
記出力ノードに印加する電荷印加部と、前記共通ノード
の電位が基準電位を下回ったとき時間遅れを伴って前記
共通ノードの電位を基準電位に戻す基準電位保持部とを
備えたことを特徴とするレベル変換器。
ベルのときＣＭＯＳレベルにおいてＨレベルの電位の電
荷を通す第一ＰＭＯＳトランジスタと、該第一ＰＭＯＳ
トランジスタを通ったＨレベルの電荷を常時通す第二Ｐ
ＭＯ８）−ランジスタと、該第二ＰＭＯＳトランジスタ
より通電能力が太き（Ｔ Ｔ Ｌレベルの入力信号かＨ
レベルのとき前記第二ＰＭＯＳトランジスタを通った電
荷を通し零電位端子へ送る第一ＮＭＯ９Ｆ−ランジスタ
と、前記第二ＰＭＯＳトランジスタと前記第一ＮＭＯＳ
トランジスタとの間の電位をＣＭＯＳレベルの出力信号
として出力する出力、ノーｔ・と、前記制御信号が■（
レベルのとき前記出力ノードを零電位にする第二ＮＭＯ
Ｓトランジスタを設けてなるＮＯＲゲート回路と、前記
ＴＴＩ−レベルの入力信号がＨレベルのとき電荷を放出
しＬレベルのとき電荷を吸収する充放電部と、該充放電
部により基準電位にある電荷を吸収ないし放出される共
通ノードと、該共通ノードの電位が基準電位を下回った
ときＣＭＯＳレベルにおいてＨレベルの電位の電荷を前
記出力ノードに印加する電荷印加部と、前記共通ノード
の電位が基準電位を下回ったとき時間遅れを伴って前記
共通ノードの電位を基準電位に戻す基準電位保持部とを
備えたことを特徴とするレベル変換器。
（作用）
本発明のレベル変換器では、制御信号が１４レベルの場
合第一ＰＭＯＳ）−ランジスタが導通し、例えばＣＭＯ
ＳレベルにおいてＨレベルの電位、即ち５■の電位の供
給電源などから電荷が第一ＰＭＯ３）−ランジスタを介
して第二ＰＭＯＳトランジスタへ印加される。第二ＰＭ
ＯＳトランジスタは常時導通しており、上記電荷を第一
ＮＭＯＳ）−ランジスタヘ印加する。第一ＮＭＯＳトラ
ンジスタはＴＴＬレベルの入力信号がり、レベルからＨ
レベルに変わったとき素早く導通し上記電荷を零電位端
子へ送る。ここで、第一ＮＭＯＳトランジスタの通電能
力は第二ＰＭＯＳトランジスタの通電能力よりも大きい
ので、出力ノードの電位は０■、即ちＣＭＯＳレベルに
おいてＬレベルの電位に素早く変化する。
合第一ＰＭＯＳ）−ランジスタが導通し、例えばＣＭＯ
ＳレベルにおいてＨレベルの電位、即ち５■の電位の供
給電源などから電荷が第一ＰＭＯ３）−ランジスタを介
して第二ＰＭＯＳトランジスタへ印加される。第二ＰＭ
ＯＳトランジスタは常時導通しており、上記電荷を第一
ＮＭＯＳ）−ランジスタヘ印加する。第一ＮＭＯＳトラ
ンジスタはＴＴＬレベルの入力信号がり、レベルからＨ
レベルに変わったとき素早く導通し上記電荷を零電位端
子へ送る。ここで、第一ＮＭＯＳトランジスタの通電能
力は第二ＰＭＯＳトランジスタの通電能力よりも大きい
ので、出力ノードの電位は０■、即ちＣＭＯＳレベルに
おいてＬレベルの電位に素早く変化する。
なお、充放電部は第一ＮＭＯＳ トランジスタの導通動
作と同時に電荷を放出し、共通ノードは基準電位具−１
−に保持されるので、電荷印加部は出力ノードに対し動
作しない。
作と同時に電荷を放出し、共通ノードは基準電位具−１
−に保持されるので、電荷印加部は出力ノードに対し動
作しない。
つまり、ＴＴＬレベルの制御信号がＬレベルで、かつＴ
Ｔ＋−レベルの入力信号がＨレベルのとき、ＮＯＲゲー
ト回路の出力ノードからＣＭＯＳレベルにおいてＩ−レ
ベルの信号が出力される。
Ｔ＋−レベルの入力信号がＨレベルのとき、ＮＯＲゲー
ト回路の出力ノードからＣＭＯＳレベルにおいてＩ−レ
ベルの信号が出力される。
次に、入力信号がＨレベルからり、レベルに変わったと
き、第一ＮＭＯ３Ｆ−ランジスタは大きい通電能力を有
するので、徐々に通電量を減じる。
き、第一ＮＭＯ３Ｆ−ランジスタは大きい通電能力を有
するので、徐々に通電量を減じる。
同時に、充放電部は共通ノードの電荷を素早く吸収する
ので、基準電位保持部により共通ノードが基準電位に戻
るまでの所定の時間共通ノードの電位は基準電位を下回
る。それで、電荷印加部が素早く動作し出力ノードへＣ
ＭＯＳレベルにおいてＩ−ｒレベルの電位の電荷を印加
する。
ので、基準電位保持部により共通ノードが基準電位に戻
るまでの所定の時間共通ノードの電位は基準電位を下回
る。それで、電荷印加部が素早く動作し出力ノードへＣ
ＭＯＳレベルにおいてＩ−ｒレベルの電位の電荷を印加
する。
即ち、第一ＮＭＯＳ）−ランジスタの通電量が滅して出
力ノードが零電位端子から隔絶され、出力ノードのＬレ
ベルの電位が供給電源の５Ｖの電位、即ちＣＭＯＳレベ
ルにおいてＨレベルの電位へ徐々に変化する前に、電荷
印加部が出力ノードへ素早く電荷を印加し、出力ノード
の電位をＣＭＯＳレベルにおいてＨレベルの電位に素早
く変える。
力ノードが零電位端子から隔絶され、出力ノードのＬレ
ベルの電位が供給電源の５Ｖの電位、即ちＣＭＯＳレベ
ルにおいてＨレベルの電位へ徐々に変化する前に、電荷
印加部が出力ノードへ素早く電荷を印加し、出力ノード
の電位をＣＭＯＳレベルにおいてＨレベルの電位に素早
く変える。
従って、ＴＴＬレベルの入力信号がＬレベルからＨレベ
ルに変わったときにはＴＴＬレベルの入力信号がＣＭＯ
Ｓレベルに変換される速度は早く、充放電部及び電荷印
加部並びに基準電位保持部は動作しないが、ＴＴＬレベ
ルの入力信号がＨレベルからＬレベルに変わったときに
はレベル変換動作が非常に遅いＮＯＲゲート回路の動（
ヤに先立ち充放電部及び電荷印加部並びに基準電位保持
部か動ずヤし、ＴＴＬレベルの入力信号をＣＭＯＳレベ
ルの信号に素早く変換する。
ルに変わったときにはＴＴＬレベルの入力信号がＣＭＯ
Ｓレベルに変換される速度は早く、充放電部及び電荷印
加部並びに基準電位保持部は動作しないが、ＴＴＬレベ
ルの入力信号がＨレベルからＬレベルに変わったときに
はレベル変換動作が非常に遅いＮＯＲゲート回路の動（
ヤに先立ち充放電部及び電荷印加部並びに基準電位保持
部か動ずヤし、ＴＴＬレベルの入力信号をＣＭＯＳレベ
ルの信号に素早く変換する。
（実施例）
以下本発明の実施例を図面を参照して説明する。
第１図に本発明の一実施例に係わるレベル変換器の詳細
な回路図を示す。
な回路図を示す。
図において、本実施例のレベル変換器は第３図に示した
従来のＮＯＲゲート回路１及びインバータＴＮＶと、Ｔ
ＴＬ信号ＩＮを入力しＮＯＲゲート回ＩＩ？ｒｌの出力
ノードＬ１へ出力するレベル変換速度促進口Ｂ２から構
成される。
従来のＮＯＲゲート回路１及びインバータＴＮＶと、Ｔ
ＴＬ信号ＩＮを入力しＮＯＲゲート回ＩＩ？ｒｌの出力
ノードＬ１へ出力するレベル変換速度促進口Ｂ２から構
成される。
レベル変換速度促進回路２は、Ｔ Ｔ １．、レベルの
入力信号がＨレベルのとき電荷を放出し１−、レベルの
とき電荷を吸収する充放電部３と、該充放電部３により
基準電位Ｖ′Ｒにある電荷を吸収ないし放出される共通
ノードし２と、該共通ノードＬ、 ２の電位ＶＡが基準
電位ＶＲを下回ったときＣＭＯＳレベルにおいてＨレベ
ルの電位の電荷を前記出力ノードＬ１に印加する電荷印
加部４と、共通ノードＬ ２の電位ＶＡが基準電位ＶＲ
を下回ったとき時間遅れを伴って前記共通ノードＩ７２
の電位ＶＡを基準電位ＶＲに戻す基準電位保持部５とを
備える。
入力信号がＨレベルのとき電荷を放出し１−、レベルの
とき電荷を吸収する充放電部３と、該充放電部３により
基準電位Ｖ′Ｒにある電荷を吸収ないし放出される共通
ノードし２と、該共通ノードＬ、 ２の電位ＶＡが基準
電位ＶＲを下回ったときＣＭＯＳレベルにおいてＨレベ
ルの電位の電荷を前記出力ノードＬ１に印加する電荷印
加部４と、共通ノードＬ ２の電位ＶＡが基準電位ＶＲ
を下回ったとき時間遅れを伴って前記共通ノードＩ７２
の電位ＶＡを基準電位ＶＲに戻す基準電位保持部５とを
備える。
充放電部３はソース側とドレイン側とを連結しゲート側
にＴＴＬレベルの信号を入力するＰＭＯＳトランジスタ
ＰＩ３からなり、該ＰＭＯ３トランジスタＰＩ３内に電
荷を吸収あるいは吸収された電荷を放出する態様となっ
ている。
にＴＴＬレベルの信号を入力するＰＭＯＳトランジスタ
ＰＩ３からなり、該ＰＭＯ３トランジスタＰＩ３内に電
荷を吸収あるいは吸収された電荷を放出する態様となっ
ている。
電荷印加部４はソース側を電位ＶＣＣの供給電源に接続
しゲート側を共通ノードＬ２に接続しドレイン側を出力
ノードＬ１に接続したＰＭＯＳトランジスタＰＴ４から
なる。
しゲート側を共通ノードＬ２に接続しドレイン側を出力
ノードＬ１に接続したＰＭＯＳトランジスタＰＴ４から
なる。
基準電位保持部５はゲート側及びドレイン側に供給電源
電位ＶＣＣを印加され常時導通するＮＭＯＳトランジス
タＮＩ３と、該ＮＭＯＳ トランジスタＮＩ３のソース
側に一端を接続し他端を共通ノードＬ２に接続する高い
抵抗値を有するポリシリコン製の抵抗器Ｒとを備える。
電位ＶＣＣを印加され常時導通するＮＭＯＳトランジス
タＮＩ３と、該ＮＭＯＳ トランジスタＮＩ３のソース
側に一端を接続し他端を共通ノードＬ２に接続する高い
抵抗値を有するポリシリコン製の抵抗器Ｒとを備える。
ここで、基準電位ＶＲは電源電位ＶＣＣからＮＭＯ３ｈ
ランジスタＮＩ３のスレッショルド電圧ＶＴ及びバック
バイアス電圧ＶＢＢを滅した値であり、ＶＲ＝ＶＣＣ−
ＶＴ−ＶＢＢと表される。
ランジスタＮＩ３のスレッショルド電圧ＶＴ及びバック
バイアス電圧ＶＢＢを滅した値であり、ＶＲ＝ＶＣＣ−
ＶＴ−ＶＢＢと表される。
以上の構成において、第３図に示した従来例と同様に、
Ｈレベルの制御信号ＣＳがＮＯＲゲート回路１に印加さ
れるとレベル変換器は駆動しない。
Ｈレベルの制御信号ＣＳがＮＯＲゲート回路１に印加さ
れるとレベル変換器は駆動しない。
一方、Ｌレベルの制御信号Ｃ８がＮＯＲゲート回路１に
印加されるとＰＭＯＳトランジスタＰ１１が導通しレベ
ル変換器は駆動する。
印加されるとＰＭＯＳトランジスタＰ１１が導通しレベ
ル変換器は駆動する。
即ち、従来例と同様に、ＴＴＬ信号ＩＮがＨレベル（本
実施例では電位は２．８■である。）であるとき、プル
アップ用ＰＭＯＳトランジスタＰ■２及びプルダウン用
ＮＭＯＳトランジスタＮＩ２が導通し、ＮＯＲゲート回
路１の出力信号はＣＭ、ＯＳレベルの論理でＬレベルと
なる。また、ＴＴＬ信号ＩＮがＬレベル（本実施例では
電位は０．８Ｖである。）であるとき、プルアップ用Ｐ
ＭＯＳトランジスタＰＩ２は導通し、プルダウン用ＮＭ
ＯＳトランジスタＮＩ２は非導通になり、ＮＯＲゲート
回路１の出力ノードＬ１の信号はＣＭＯＳレベルの論理
でＨレベルとなる。
実施例では電位は２．８■である。）であるとき、プル
アップ用ＰＭＯＳトランジスタＰ■２及びプルダウン用
ＮＭＯＳトランジスタＮＩ２が導通し、ＮＯＲゲート回
路１の出力信号はＣＭ、ＯＳレベルの論理でＬレベルと
なる。また、ＴＴＬ信号ＩＮがＬレベル（本実施例では
電位は０．８Ｖである。）であるとき、プルアップ用Ｐ
ＭＯＳトランジスタＰＩ２は導通し、プルダウン用ＮＭ
ＯＳトランジスタＮＩ２は非導通になり、ＮＯＲゲート
回路１の出力ノードＬ１の信号はＣＭＯＳレベルの論理
でＨレベルとなる。
次に、ＴＴＬ信号ＩＮの論理レベルが変化する場合にお
けるレベル変換速度促進回路２の動作を第２図を参照し
て説明する。
けるレベル変換速度促進回路２の動作を第２図を参照し
て説明する。
例えば、ＴＴＬ信号ＩＮの論理レベルがＬレベルからＨ
レベルへ変化したときく時刻ｔ、）、ＨレベルのＴＴＬ
信号ＩＮが充放電部３のＰＭＯＳトランジスタＰＴ３の
ゲート側へ印加され、ＰＭＯＳトランジスタＰＩ３は非
導通となる。すると、ＰＭＯＳトランジスタＰＩＢ内に
蓄えられている電荷が基準電位ＶＲに保持されている共
通ノードＬ２へ放電され、共通ノードＬ２の電圧ＶＡは
基準電位ＶＲを一時的に上回る（Ａ動作）。この場合、
ＰＭＯＳトランジスタＰＩ４は該トランジスタＰＩ４へ
印加される電圧ＶＡが基準電位ＶＲ以上であるので非導
通を維持する。
レベルへ変化したときく時刻ｔ、）、ＨレベルのＴＴＬ
信号ＩＮが充放電部３のＰＭＯＳトランジスタＰＴ３の
ゲート側へ印加され、ＰＭＯＳトランジスタＰＩ３は非
導通となる。すると、ＰＭＯＳトランジスタＰＩＢ内に
蓄えられている電荷が基準電位ＶＲに保持されている共
通ノードＬ２へ放電され、共通ノードＬ２の電圧ＶＡは
基準電位ＶＲを一時的に上回る（Ａ動作）。この場合、
ＰＭＯＳトランジスタＰＩ４は該トランジスタＰＩ４へ
印加される電圧ＶＡが基準電位ＶＲ以上であるので非導
通を維持する。
従って、ＴＴＬ信号ＩＮの論理レベルが１−レベルから
Ｈレベルへ変化した場合、レベル変換速度促進回路２は
ＮＯＲゲート回路１の出力信号の電位ＶＮＯＲに対しい
かなる作用も与えない（Ｂ動作）ので、出力信号ＯＵＴ
の電位変化は従来例と同じ（Ｃ動作）である。
Ｈレベルへ変化した場合、レベル変換速度促進回路２は
ＮＯＲゲート回路１の出力信号の電位ＶＮＯＲに対しい
かなる作用も与えない（Ｂ動作）ので、出力信号ＯＵＴ
の電位変化は従来例と同じ（Ｃ動作）である。
一方、ＴＴＬ信号ＩＮの論理レベルがＨレベルからＬレ
ベルへ変化したとき（時刻ｔ、）、ＬレベルのＴＴＬ信
号ＩＮが充放電部３のＰＭＯＳトランジスタＰＩ３のゲ
ート側へ印加され、ＰＭＯＳトランジスタＰＩ３は導通
する。すると、共通ノードＬ ２に常時印加されている
基準電位ＶＲの電荷は導通したＰＭＯ３）−ランジメタ
ＰＩ３内に速やかに移動し蓄えられる。この時、基準電
位保持部５から共通ノードＬ２への再充電は抵抗器Ｒに
より遅れ、共通ノードＬ ２の電位は一時的に基準電位
ＶＲより低い電圧ＶＡになる（Ｄ動作）。
ベルへ変化したとき（時刻ｔ、）、ＬレベルのＴＴＬ信
号ＩＮが充放電部３のＰＭＯＳトランジスタＰＩ３のゲ
ート側へ印加され、ＰＭＯＳトランジスタＰＩ３は導通
する。すると、共通ノードＬ ２に常時印加されている
基準電位ＶＲの電荷は導通したＰＭＯ３）−ランジメタ
ＰＩ３内に速やかに移動し蓄えられる。この時、基準電
位保持部５から共通ノードＬ２への再充電は抵抗器Ｒに
より遅れ、共通ノードＬ ２の電位は一時的に基準電位
ＶＲより低い電圧ＶＡになる（Ｄ動作）。
それで、プルダウン用ＮＭＯＳトランジスタＮＴ２が徐
々に非導通となってＮＯＲゲート回路１の出力ノード１
−７１の電位が時間遅れをともなって立ち−１−がる（
Ｅ動作）前に、ＰＭＯＳトランジスタＰＴ４は速やかに
導通してＮＯＲゲート回路１の出力ノードＬ １に電源
電位ＶＣＣの電荷を印加し、出力信号の電位ＶＮＯＲの
立ち」二がりを早める（時刻１４□、Ｆ動ｒヤ）。
々に非導通となってＮＯＲゲート回路１の出力ノード１
−７１の電位が時間遅れをともなって立ち−１−がる（
Ｅ動作）前に、ＰＭＯＳトランジスタＰＴ４は速やかに
導通してＮＯＲゲート回路１の出力ノードＬ １に電源
電位ＶＣＣの電荷を印加し、出力信号の電位ＶＮＯＲの
立ち」二がりを早める（時刻１４□、Ｆ動ｒヤ）。
このように早く立ち上げられた出力ノードＩ、１の信号
はインバータＴＮＶにより反転され、ｒＬ来のＮＯＩ”
（ゲート回路１の動作によって立ち＋」ヂらる出力ノー
ドＬ １の信号が反転される（Ｇ動作）よりも早く、Ｃ
ＭＯＳレベルにおいてＬレベルの信号が素早く出力され
る（Ｈ動作）。
はインバータＴＮＶにより反転され、ｒＬ来のＮＯＩ”
（ゲート回路１の動作によって立ち＋」ヂらる出力ノー
ドＬ １の信号が反転される（Ｇ動作）よりも早く、Ｃ
ＭＯＳレベルにおいてＬレベルの信号が素早く出力され
る（Ｈ動作）。
なお、ＮＯＲゲート回Ｎｌの動作によって出力ノードＬ
１の信号がＣＭＯＳレベルにおいてＨレベルに維持され
るようになるまでの所要時間の経過後、基準電位保持部
５から共通ノードＬ、 ２への再充電により共通ノード
Ｌ２の電圧ＶＡが基準電位ＶＲに戻り、ＰＭＯＳＭＯＳ
トランジスタＰＩ４通となる（時刻ｌ１．）。即ち、電
位印加部４による出力ノードＬ１への電荷の印加は停止
される。
１の信号がＣＭＯＳレベルにおいてＨレベルに維持され
るようになるまでの所要時間の経過後、基準電位保持部
５から共通ノードＬ、 ２への再充電により共通ノード
Ｌ２の電圧ＶＡが基準電位ＶＲに戻り、ＰＭＯＳＭＯＳ
トランジスタＰＩ４通となる（時刻ｌ１．）。即ち、電
位印加部４による出力ノードＬ１への電荷の印加は停止
される。
従って、ＮＯＲゲート回路１へ入力するＴＴＬ信号ＩＮ
の論理レベルがＨレベルがらしレベルへ変化しなとき、
レベル変換速度促進回路２の充放電部３が上記ＴＴＬ信
号ＩＮを同時に入力し、ＮＯＲゲート回路１の出力ノー
ドＬ１の電位がＮＯＲゲート回路１の動作により立ち上
がる前に、ＣＭＯＳレベルにおいてＨレベルである電源
電位ＶＣＣの電荷を速やかにＮＯＲゲート回路１の出力
ノードＬ１に印加したので、論理レベルの変換速度の高
速化が計れる。
の論理レベルがＨレベルがらしレベルへ変化しなとき、
レベル変換速度促進回路２の充放電部３が上記ＴＴＬ信
号ＩＮを同時に入力し、ＮＯＲゲート回路１の出力ノー
ドＬ１の電位がＮＯＲゲート回路１の動作により立ち上
がる前に、ＣＭＯＳレベルにおいてＨレベルである電源
電位ＶＣＣの電荷を速やかにＮＯＲゲート回路１の出力
ノードＬ１に印加したので、論理レベルの変換速度の高
速化が計れる。
また、ＴＴＬ信号ＩＮの論理レベルカ月−レベルからＨ
レベルへ変化するときにはレベル変換速度促進回路２は
動（ヤせず、全く電力の消費がなく経済的である。
レベルへ変化するときにはレベル変換速度促進回路２は
動（ヤせず、全く電力の消費がなく経済的である。
このように、ＴＴＬ信号ＩＮの論理レベルがＬレベルか
らＨレベルへ変化するときレベル変換速度促進回路２が
動作しなくても済む理由は、プルダウン用ＮＭＯＳトラ
ンジスタＮＩ２の通電能力はプルアップ用ＰＭＯＳトラ
ンジスタの通電能力よりも大きいので、ＮＯＲゲート回
路１の出力ノードＩ−１の電位ＶＮＯＲの立ち下げが非
常に早くなされるからである。
らＨレベルへ変化するときレベル変換速度促進回路２が
動作しなくても済む理由は、プルダウン用ＮＭＯＳトラ
ンジスタＮＩ２の通電能力はプルアップ用ＰＭＯＳトラ
ンジスタの通電能力よりも大きいので、ＮＯＲゲート回
路１の出力ノードＩ−１の電位ＶＮＯＲの立ち下げが非
常に早くなされるからである。
さらに、ＮＯＲゲート回路１の動（ヤによって出力ノー
ドＬ、 １の信号がＣＭＯＳレベルにおいてＨレベルに
維持されるようになるまでの所要時間の経過後、ＴＴＬ
信号ＩＮが依然として■、レベル状態にあっても電荷印
加部４はＮＯＲゲート回Ｂ１の出力ノードＬ１への電荷
の印加を停止するので、電力の消費が最小限に押さえら
れ経済的である。
ドＬ、 １の信号がＣＭＯＳレベルにおいてＨレベルに
維持されるようになるまでの所要時間の経過後、ＴＴＬ
信号ＩＮが依然として■、レベル状態にあっても電荷印
加部４はＮＯＲゲート回Ｂ１の出力ノードＬ１への電荷
の印加を停止するので、電力の消費が最小限に押さえら
れ経済的である。
さらにまた、レベル変換速度促進回路２はＰＭＯＳトラ
ンジスタＰＩ３からなる充放電部３と、ＰＭＯＳＭＯＳ
トランジスタＰＩ４る電荷印加部４と、ＮＭＯＳトラン
ジスタＮＩ３及び抵抗器Ｒからなる基準電位保持部５と
からなるので、構成が単純であり、従来のレベル交換器
に容易にレベル変換速度促進回路２を付は加えることが
でき実用的である。
ンジスタＰＩ３からなる充放電部３と、ＰＭＯＳＭＯＳ
トランジスタＰＩ４る電荷印加部４と、ＮＭＯＳトラン
ジスタＮＩ３及び抵抗器Ｒからなる基準電位保持部５と
からなるので、構成が単純であり、従来のレベル交換器
に容易にレベル変換速度促進回路２を付は加えることが
でき実用的である。
以上において、供給電源の電位ＶＣＣは正電位としたが
負電位の供給電源を用いても同様に論理レベルの変換速
度を速めることができる。
負電位の供給電源を用いても同様に論理レベルの変換速
度を速めることができる。
また、ＴＴＬレベル及びＣＭＯＳレベルは正論理で説明
したが負論理でも良い。
したが負論理でも良い。
さらに、抵抗器Ｒを、ゲート側を接地電位ＶＳＳの端子
に接続しソース側をＮＭｏ５トランジスタＮＩ３のソー
ス側に接続しトレイン側を共通ノードＮ２に接続した非
常に通電能力の小さなＰＭＯＳトランジスタに代えても
良い。
に接続しソース側をＮＭｏ５トランジスタＮＩ３のソー
ス側に接続しトレイン側を共通ノードＮ２に接続した非
常に通電能力の小さなＰＭＯＳトランジスタに代えても
良い。
本発明は、上記実施例に限定されるものではなく、適宜
の設計的変更により、適宜の態様で実施し得るものであ
る。
の設計的変更により、適宜の態様で実施し得るものであ
る。
［発明の効果］
以上説明したように本発明によれば、制御信号がＬレベ
ルのときＣＭＯＳレベルにおいてＨレベルの電位の電荷
を通す第一ＰＭＯＳトランジスタと、該第一ＰＭＯＳト
ランジスタを通ったＨレベルの電荷を常時通す第二ＰＭ
ＯＳトランジスタと、該第二ＰＭＯ３）−ランジスタよ
り通電能力が太き（ＴＴＬレベルの入力信号がＨレベル
のとき前記第二ＰＭＯＳトランジスタを通った電荷を通
し零電位端子へ送る第一ＮＭＯ５）ランジスタと、前記
第二ＰＭＯＳトランジスタと前記第一ＮＭＯＳトランジ
スタとの間の電位をＣＭＯＳレベルの出力信号として出
力する出力ノードと、前記制御信号がＨレベルのとき前
記出力ノードを零電位にする第一ＰＭＯＳトランジスタ
とを設けてなるＮＯＲゲート回路と、前記ＴＴＬレベル
の入力信号がＨレベルのとき電荷を放出しＬレベルのと
き電荷を吸収する充放電部と、該充放電部により基準電
位にある電荷を吸収ないし放出される共通ノードと、該
共通ノードの電位が基準電位を下回ったときＣＭＯＳレ
ベルにおいてＨレベルの電位の電荷を前記出力ノードに
印加する電荷印加部と、前記共通ノードの電位が基準電
位を下回ったとき時間遅れを伴って前記共通ノードの電
位を基準電位に戻す基準電位保持部とを備えたので、Ｔ
ＴＬレベルの入力信号をＨレベルからＬレベルへ切り替
えたとき、ＴＴＬレベルの入力信号をＣＭＯＳレベルの
信号に速やかに変換することができる。
ルのときＣＭＯＳレベルにおいてＨレベルの電位の電荷
を通す第一ＰＭＯＳトランジスタと、該第一ＰＭＯＳト
ランジスタを通ったＨレベルの電荷を常時通す第二ＰＭ
ＯＳトランジスタと、該第二ＰＭＯ３）−ランジスタよ
り通電能力が太き（ＴＴＬレベルの入力信号がＨレベル
のとき前記第二ＰＭＯＳトランジスタを通った電荷を通
し零電位端子へ送る第一ＮＭＯ５）ランジスタと、前記
第二ＰＭＯＳトランジスタと前記第一ＮＭＯＳトランジ
スタとの間の電位をＣＭＯＳレベルの出力信号として出
力する出力ノードと、前記制御信号がＨレベルのとき前
記出力ノードを零電位にする第一ＰＭＯＳトランジスタ
とを設けてなるＮＯＲゲート回路と、前記ＴＴＬレベル
の入力信号がＨレベルのとき電荷を放出しＬレベルのと
き電荷を吸収する充放電部と、該充放電部により基準電
位にある電荷を吸収ないし放出される共通ノードと、該
共通ノードの電位が基準電位を下回ったときＣＭＯＳレ
ベルにおいてＨレベルの電位の電荷を前記出力ノードに
印加する電荷印加部と、前記共通ノードの電位が基準電
位を下回ったとき時間遅れを伴って前記共通ノードの電
位を基準電位に戻す基準電位保持部とを備えたので、Ｔ
ＴＬレベルの入力信号をＨレベルからＬレベルへ切り替
えたとき、ＴＴＬレベルの入力信号をＣＭＯＳレベルの
信号に速やかに変換することができる。
第１図は本発明の一実施例に係わるレベル変換器の回路
図、 第２図は第１図に示したレベル変換器を構成するレベル
変換速度促進回路の動作を説明するためのタイミングチ
ャート図、 第３図は従来のレベル変換器の回路図である。 １・・・ＮＯＲゲート回路 ２・・・レベル変換速度促進回路 ３・・・充放電部 ４・・・電荷印加部 ５・・・基準電位保持部 Ｃ・・・ＣＭＯＳトランジスタ Ｌｌ・・・出力ノード Ｌ２・・・共通ノード ＮＩ２・・・プルダウン用ＮＭＯＳトランジスタＰＩ２
・・・プルアップ用ＰＭＯ３トランジスタ第１ 図 第２図 第３図
図、 第２図は第１図に示したレベル変換器を構成するレベル
変換速度促進回路の動作を説明するためのタイミングチ
ャート図、 第３図は従来のレベル変換器の回路図である。 １・・・ＮＯＲゲート回路 ２・・・レベル変換速度促進回路 ３・・・充放電部 ４・・・電荷印加部 ５・・・基準電位保持部 Ｃ・・・ＣＭＯＳトランジスタ Ｌｌ・・・出力ノード Ｌ２・・・共通ノード ＮＩ２・・・プルダウン用ＮＭＯＳトランジスタＰＩ２
・・・プルアップ用ＰＭＯ３トランジスタ第１ 図 第２図 第３図
Claims (5)
- （１）制御信号がＬレベルのときＣＭＯＳレベルにおい
てＨレベルの電位の電荷を通す第一ＰＭＯＳトランジス
タと、該第一ＰＭＯＳトランジスタを通ったＨレベルの
電荷を常時通す第二ＰＭＯＳトランジスタと、該第二Ｐ
ＭＯＳトランジスタより通電能力が大きくＴＴＬレベル
の入力信号がＨレベルのとき前記第二ＰＭＯＳトランジ
スタを通つた電荷を通し零電位端子へ送る第一ＮＭＯＳ
トランジスタと、前記第二ＰＭＯＳトランジスタと前記
第一ＮＭＯＳトランジスタとの間の電位をＣＭＯＳレベ
ルの出力信号として出力する出力ノードと、前記制御信
号がＨレベルのとき前記出力ノードを零電位にする第二
ＮＭＯＳトランジスタとを設けてなるＮＯＲゲート回路
と、 前記ＴＴＬレベルの入力信号がＨレベルのとき電荷を放
出しＬレベルのとき電荷を吸収する充放電部と、 該充放電部により基準電位にある電荷を吸収ないし放出
される共通ノードと、 該共通ノードの電位が基準電位を下回ったときＣＭＯＳ
レベルにおいてＨレベルの電位の電荷を前記出力ノード
に印加する電荷印加部と、 前記共通ノードの電位が基準電位を下回ったとき時間遅
れを伴って前記共通ノードの電位を基準電位に戻す基準
電位保持部とを備えたことを特徴とするレベル変換器。 - （２）充放電部はソース側とドレイン側とを連結しゲー
ト側にＴＴＬレベルの入力信号を入力する充放電用ＰＭ
ＯＳトランジスタからなり、該ＰＭＯＳトランジスタ内
に電荷を吸収あるいは吸収された電荷を放出することを
特徴とする請求項（１）記載のレベル変換器。 - （３）電荷印加部はソース側を供給電源に接続しゲート
側を共通ノードに接続しドレイン側を出力ノードに接続
した電荷印加用ＰＭＯＳトランジスタを備えたことを特
徴とする請求項（１）記載のレベル変換器。 - （４）基準電位保持部はゲート側及びドレイン側に供給
電源電位を印加され常時導通するＮＭＯＳトランジスタ
と、該ＮＭＯＳトランジスタのソース側に一端を接続し
他端を共通ノードに接続する高い抵抗値を有するポリシ
リコン製の抵抗器とを備えたことを特徴とする請求項（
１）記載のレベル変換器。 - （５）基準電位保持部はゲート側及びドレイン側に供給
電源電位を印加され常時導通するＮＭＯＳトランジスタ
と、該ＮＭＯＳトランジスタのソース側にソース側を接
続しドレイン側を共通ノードに接続しゲート側を接地し
た通電能力の小さいＰＭＯＳトランジスタとを備えたこ
とを特徴とする請求項（１）記載のレベル変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR89-15443 | 1989-10-26 | ||
| KR1019890015443A KR920006251B1 (ko) | 1989-10-26 | 1989-10-26 | 레벨변환기 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03147419A true JPH03147419A (ja) | 1991-06-24 |
Family
ID=19291059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2047084A Pending JPH03147419A (ja) | 1989-10-26 | 1990-02-27 | レベル変換器 |
Country Status (5)
| Country | Link |
|---|---|
| JP (1) | JPH03147419A (ja) |
| KR (1) | KR920006251B1 (ja) |
| DE (1) | DE4006144A1 (ja) |
| FR (1) | FR2653951B1 (ja) |
| GB (1) | GB2238681B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4127212A1 (de) * | 1991-08-16 | 1993-02-18 | Licentia Gmbh | Schaltungsanordnung zur pegelumsetzung |
| KR940005509B1 (ko) * | 1992-02-14 | 1994-06-20 | 삼성전자 주식회사 | 승압단속회로및이를구비하는출력버퍼회로 |
| JP3038094B2 (ja) * | 1992-12-24 | 2000-05-08 | 三菱電機株式会社 | 半導体集積回路装置の出力回路 |
| DE102007005403A1 (de) | 2007-02-03 | 2008-08-07 | Man Roland Druckmaschinen Ag | Trennsaugereinrichtung für eine Bogendruckmaschine |
| DE202010003265U1 (de) | 2010-03-08 | 2010-05-27 | Manroland Ag | Saugerkopf |
| DE202011001879U1 (de) | 2010-12-16 | 2011-03-24 | Manroland Ag | Saugereinrichtung |
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|---|---|---|---|---|
| JPS58184821A (ja) * | 1982-03-31 | 1983-10-28 | Fujitsu Ltd | 昇圧回路 |
| JPS6162230A (ja) * | 1984-09-04 | 1986-03-31 | Seiko Epson Corp | インタ−フエ−ス回路 |
| JPS61170125A (ja) * | 1985-01-23 | 1986-07-31 | Oki Electric Ind Co Ltd | 出力回路 |
| JPS6213120A (ja) * | 1985-07-10 | 1987-01-21 | Mitsubishi Electric Corp | 半導体装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4258272A (en) * | 1979-03-19 | 1981-03-24 | National Semiconductor Corporation | TTL to CMOS input buffer circuit |
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