JPH03147361A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03147361A JPH03147361A JP28563689A JP28563689A JPH03147361A JP H03147361 A JPH03147361 A JP H03147361A JP 28563689 A JP28563689 A JP 28563689A JP 28563689 A JP28563689 A JP 28563689A JP H03147361 A JPH03147361 A JP H03147361A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- power source
- bonding region
- width
- source wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 18
- 239000000758 substrate Substances 0.000 claims description 6
- 230000005611 electricity Effects 0.000 abstract description 6
- 230000003068 static effect Effects 0.000 abstract description 6
- 230000001681 protective effect Effects 0.000 abstract description 2
- 238000013459 approach Methods 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野１
本発明は、半導体基板上に少なくとも１つ以上のトラン
ジスタが形成され、ｉＩ電源配線、半導体基板上に形成
された半導体装置における、１を源配線の配置の方法、
特に静電気などの外部からのサージ入力に対する保護効
果を改善するような電源配線の配置の方法に関する。
ジスタが形成され、ｉＩ電源配線、半導体基板上に形成
された半導体装置における、１を源配線の配置の方法、
特に静電気などの外部からのサージ入力に対する保護効
果を改善するような電源配線の配置の方法に関する。
〔発明の概要）
本発明は、半導体基板上に少なくとも１つ以上のトラン
ジスタが形成され、電源ν線が、半導体基板上に形成さ
れた、半導体装置において、電源配線の配線幅を、外部
との接続を行なうボンディング領域の電源配線の配線幅
が、ボンディング領域から離れた部分の配線幅よりも太
くなるよう１こすることにより、電源間に、静電気など
の外部からのサージか入力した場合の保護効果の増大を
計る様にしたものである。
ジスタが形成され、電源ν線が、半導体基板上に形成さ
れた、半導体装置において、電源配線の配線幅を、外部
との接続を行なうボンディング領域の電源配線の配線幅
が、ボンディング領域から離れた部分の配線幅よりも太
くなるよう１こすることにより、電源間に、静電気など
の外部からのサージか入力した場合の保護効果の増大を
計る様にしたものである。
［従来の技術］
従来の静電気などの外部からのサージ入力に対する保護
としては、ポンディングパッド部と内部回路との間に、
拡散抵抗やＰＯＬＹ−５ｉ抵抗などの各種の抵抗や、ダ
イオード、トランジスタなどを組み合わせて保護回路を
構成し、保護していた。電源間に着目した場合には、第
２図のように電源間にＰＮ接合からなるダイオード２０
１を形成し、静電気などのサージ入力が入った場合には
これらのダイオードがブレークを起こし、吸収する。
としては、ポンディングパッド部と内部回路との間に、
拡散抵抗やＰＯＬＹ−５ｉ抵抗などの各種の抵抗や、ダ
イオード、トランジスタなどを組み合わせて保護回路を
構成し、保護していた。電源間に着目した場合には、第
２図のように電源間にＰＮ接合からなるダイオード２０
１を形成し、静電気などのサージ入力が入った場合には
これらのダイオードがブレークを起こし、吸収する。
［発明が解決しようとする課題１
第２図のような従来技術においては、電源配線２０２
（ＶＤＤ）、２０３ （ＶＳＳ）ともに同じ太さの′Ｗ
１源配線を使用していた。近年、チップサイズが大きく
なり、電源配線２０２．２０３の距離が長くなってきて
いる。またチップサイズをなるべく小さくする為に電源
配線の太さも細くな−〕できつつある。このように電源
配線の長さが長くなったり、太さが細くなってきた場合
には電源配線の抵抗２０４が大きくなり、ダイオ−ドを
ブレ一りした電流が流れにくくなり、結果として保護効
果が低下するという課題を有する。そこで本発明はこの
ような課題を解決するもので、その目的とする所は、電
源間に関し十分な保護効果をもった半導体装置を櫂供す
る所にある。
（ＶＤＤ）、２０３ （ＶＳＳ）ともに同じ太さの′Ｗ
１源配線を使用していた。近年、チップサイズが大きく
なり、電源配線２０２．２０３の距離が長くなってきて
いる。またチップサイズをなるべく小さくする為に電源
配線の太さも細くな−〕できつつある。このように電源
配線の長さが長くなったり、太さが細くなってきた場合
には電源配線の抵抗２０４が大きくなり、ダイオ−ドを
ブレ一りした電流が流れにくくなり、結果として保護効
果が低下するという課題を有する。そこで本発明はこの
ような課題を解決するもので、その目的とする所は、電
源間に関し十分な保護効果をもった半導体装置を櫂供す
る所にある。
［課題を解決するための手段］
本発明の半導体装置は、電源配線の配線幅を。
外部との接続を行なうボンディング領域の電源配線の配
線幅が、ボンティング領域から離れた部分の配線幅より
も太くしたことを特徴とする。
線幅が、ボンティング領域から離れた部分の配線幅より
も太くしたことを特徴とする。
［実 施 例］
第１図は、本発明の半導体装置の一実施例に於ける主要
平面図である。以下、第１図に従い、本発明の半導体装
置を説明する。
平面図である。以下、第１図に従い、本発明の半導体装
置を説明する。
１０１はＶＤＤ Ｃ通常５Ｖ）が、外部から供給される
ボンディング領域であり、１０２はＶＳＳ（通常Ｏｖ）
が、外部から供給されるボンディング領域である。１０
３はＶＤＤの電源配線であり、１０４のｖＳＳの電源配
線である。ここで１０３と１０４は、ボンディング領域
から遠くなるに従い細く （逆にい＾ば、ボンディング
領域に近い程太く）なっている、ボンディング領域を対
向させ電源配線を第１図のように配置した場合には［源
配線の総和の幅１０６は従来技術とほぼ同しに出来る。
ボンディング領域であり、１０２はＶＳＳ（通常Ｏｖ）
が、外部から供給されるボンディング領域である。１０
３はＶＤＤの電源配線であり、１０４のｖＳＳの電源配
線である。ここで１０３と１０４は、ボンディング領域
から遠くなるに従い細く （逆にい＾ば、ボンディング
領域に近い程太く）なっている、ボンディング領域を対
向させ電源配線を第１図のように配置した場合には［源
配線の総和の幅１０６は従来技術とほぼ同しに出来る。
電源配線間には１０５．１０７．１０８のＰＮ接合から
なるダイオードが接続されている。さて、いまＶＤＤに
プラスの極性のサージが加わった場合について考えてみ
る。加わったサジは１０５．１０７．１０８のダイオー
ドを経由してＶＳＳに放電していくが、その放電の経路
としては、ダイオード１０５に対しては１０９、ダイオ
ード１０７に対しては１１０．ダイオード１０８に対し
ては１１１の様になる。すなわち、ボンディング領域に
近いｔｉ電源配線はより多くの電流が流れることになる
６本発明の場合にはボンディング領域に近い１を源配線
を太くしであるためボンディング領域に近くなるほど電
源配線の抵抗は小さくなり、ブレークした際の電流が多
くなっても有効にサージを吸収出来る。また電源配線の
幅は従来技術の場合と変わらないため、チップサイズの
縮小化にとっても不利にはならない。
なるダイオードが接続されている。さて、いまＶＤＤに
プラスの極性のサージが加わった場合について考えてみ
る。加わったサジは１０５．１０７．１０８のダイオー
ドを経由してＶＳＳに放電していくが、その放電の経路
としては、ダイオード１０５に対しては１０９、ダイオ
ード１０７に対しては１１０．ダイオード１０８に対し
ては１１１の様になる。すなわち、ボンディング領域に
近いｔｉ電源配線はより多くの電流が流れることになる
６本発明の場合にはボンディング領域に近い１を源配線
を太くしであるためボンディング領域に近くなるほど電
源配線の抵抗は小さくなり、ブレークした際の電流が多
くなっても有効にサージを吸収出来る。また電源配線の
幅は従来技術の場合と変わらないため、チップサイズの
縮小化にとっても不利にはならない。
（発明の効果）
以上性べてきた様に本発明の半導体装置によれは、電源
配線の配線幅を、外部との接続を行なうボンディング領
域の電源配線の配線幅が、ボンディング領域から離れた
部分の配線幅よりも太くしたことにより、静電気などの
外部からのサージ入力に対する保護効果の増大、特に電
源間の保護効果の増大を計れるという効果を有する。
配線の配線幅を、外部との接続を行なうボンディング領
域の電源配線の配線幅が、ボンディング領域から離れた
部分の配線幅よりも太くしたことにより、静電気などの
外部からのサージ入力に対する保護効果の増大、特に電
源間の保護効果の増大を計れるという効果を有する。
第１図は本発明の一実施例を示す主要平面図。
第２図は従来技術の一実施例を示す主要平面図。
１０１．
１０３．
１０５、
０６
１０２ ・
０４
１０７ 、
・・ボンディング領域
２０２．２０３
・・電源配線
１０Ｂ、２０１
・・ダイオード
・・ＩＩ電源配線総和
１０９．
１
１０、
ザ
ジの放電経路
２０４ ・
ｉｉｔ＃ｉ配線の抵抗
以
上
Claims (2)
- （１）半導体基板上に少なくとも１つ以上のトランジス
タが形成され、電源配線が、半導体基板上に形成された
、半導体装置において、外部との接続を行なうボンディ
ング領域の電源配線の配線幅が、ボンディング領域から
離れた部分の配線幅よりも太いことを特徴とする半導体
装置。 - （２）前記電源が印か電圧の異なる少なくとも２つ以上
のボンディング領域から構成され、前記ボンディング領
域のうち、少なくとも２つ以上のボンディング領域が対
向し、かつ、対向した電源配線の外部との接続を行なう
ボンディング領域の配線幅が、ともに、ボンディング領
域から離れた部分の配線幅よりも太いことを特徴とする
請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28563689A JPH03147361A (ja) | 1989-11-01 | 1989-11-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28563689A JPH03147361A (ja) | 1989-11-01 | 1989-11-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03147361A true JPH03147361A (ja) | 1991-06-24 |
Family
ID=17694096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28563689A Pending JPH03147361A (ja) | 1989-11-01 | 1989-11-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03147361A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6291879B1 (en) | 1998-04-15 | 2001-09-18 | Nec Corporation | Integrated circuit chip with improved locations of overvoltage protection elements |
-
1989
- 1989-11-01 JP JP28563689A patent/JPH03147361A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6291879B1 (en) | 1998-04-15 | 2001-09-18 | Nec Corporation | Integrated circuit chip with improved locations of overvoltage protection elements |
| KR100329411B1 (ko) * | 1998-04-15 | 2002-03-20 | 가네꼬 히사시 | 고전위 전하를 분할하기 위해 전원선 전도체들의 종단부에 위치하는 보호 소자들을 갖는 집적 회로 칩 |
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