JPH03145810A - マイクロ波増幅器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はレーダ、通信等に用いられるマイクロ波帯の
信号を扱うマイクロ波増幅器に関するものである。

〔従来の技術〕

第５図は例えば１９８８アイイーイーイーエムテイーテ
イーニスインターナシ璽ナルマイ、クロクエイプシンポ
ジウムダイジェスト、　（１９８８ＩＥＥＥ　ＭＴＴ　
−８Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｍｉｃｒｏｗａｖｅ
　Ｓｙｍｐｏｓｉｕｍ　Ｄｉｇｅｓｔ　＊Ｖｏｌ−１、
ｐｐ。

２６１　）　Ｋ示された従来のマイクロ波増幅器の等価
回路である。上記公知文献では２段増幅器について示し
ているが、説明を簡単にするためにこむでは１段増幅器
について説明する。

図において、１は電界効果トランジスタ（以下、ＦＥＴ
と略す）で、ゲート端子ＩＱ、ソース端子１ｓ及びドレ
イン端子１Ｄを有し、ソース端子１ｓが接地端子となっ
ている。２は入力整合回路で、分布定数線路２ａｓ２ｂ
ｅスタブ２ｅ＊２ｄ、２＊、キャパシタ２ｆ及び抵抗２
ｇからなＩＣ１ＦＥＴ１のゲート端子１ａＫ接続されて
、電源インピーダンスとＦＥＴ１の入力インピーダンス
とが整合するように設計されている。３は出力整合回路
で、分布定数線路３ａｅスタブ３ｂ及びキャパシタ３Ｃ
からなシ、負荷インピーダンスとＦＥＴ　１の出力イン
ピーダンスとが整合するように設計されている。４は、
入力整合回路２に設けられた入力端子、５は出力整合回
路３に設けられ九出力端子、６．１は入力整金回路２．
出力整合回路３にそれぞれ設けられたバイアス端子であ
る。

次に動作について説明する。

バイアス端子６．７に所望のバイアス電圧を印加するこ
とによρ、ＦＥＴ　１は動作状態となる。この状態にお
いて、入力端子４から入射したマイクロ波信号は入力整
合回路２を通りてＦＥＴＩＫ到達し、そこで増幅される
。増幅されたマイクロ波信号は出力整合回路３を通って
出力端子５に到達し、後段のミキサ等に供給される。

このように、ＦＥＴ１に所望のバイアス電圧を印加し、
入力整合回路２をＦＥＴ　１の入力インピーダンスと電
源インピーダンスとが整合するように、ま九、出力整合
回路３をＦＥＴ　１の出力インピーダンスと負荷インピ
ーダンスとが整合するようにそれぞれ設計するととＫよ
シ、入力端子４から入射したマイクロ波信号を増幅して
出力端子５から取フ出すことができる。

〔発明が解決しようとする課題〕

従来のマイクロ波増幅器は以上のようにソース端子１ｓ
が直接接地され九ＦＥＴ　１を用いて構成されておシ、
このようなＦＥＴ　１の利得は一般に周波数に対して約
６ｄＢ／オクターブで減少し、準ミリ波帯およびミリ波
帯ではＦＥＴ　１の利得は著しく低下する。このよりな
ＦＥＴ　１を用いて準ミリ波帯あるいはミリ波帯で所望
の利得の増幅器を得るには多段構成にする必要がある。

従って、増幅器の形状が大きくなると共に構造が複雑に
なシ、また、部品数が多くなるため高価になシ、信頼性
にも欠ける等の課題があった。

この発明は上記のような課題を解消するためになされた
もので、簡単な構成によシ、所望の周波数で高い利得が
得られるマイクロ波増幅器を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係るマイクロ波増幅器は、ＦＥＴの接地端子
を、容量性素子と所望の周波数で帯域阻止特性を示す高
インピーダンス回路との並列回路を介して接地したもの
である。

〔作用〕

この発明におけるマイクロ波増幅器ではＦＥＴの接地端
子に容量性素子と高インピーダンス回路とを並列に接続
することによシ、所望の周波数においてＦＥＴに正帰還
がかかつてその利得が高められ、これによシ増幅器の利
得を高めることができる。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図においては、第５図と同一部分には同一符号を付して
説明を省略する。

第１図はマイクロ波増幅器の等価回路を示すもので、８
はＦＥＴ　１のソース端子１Ｓと接地間に接続された容
量性素子、９は所望の周波数で高インピーダンスを呈し
帯域阻止特性を示す高インピーダンス回路で、上記容量
性素子８と並列に接続されている。

次に動作について説明する。

第２図はＦＥＴ　１のソース端子１Ｓを直接接地した場
合及びソース端子１１を容量性素子８を介して接地した
場合における、ＦＥＴ　１の最大有能利得ＭＡＧと最大
安定利得ＭＳＧとを、計算で求めた一例を示す。ここで
は、容量性素子８として、ＦＥＴ１内部のゲート・ソー
ス間容量Ｃｇｍの約３．８倍のキャパシタを用いた場合
であシ、実線−）はＦＥＴ　１のソース端子を直接接地
した場合を示し、破線伽）はキャパシタを介して接地し
た場合を示す。この第２図によれば、ＦＥＴ１のソース
端子１ｓに容量性素子８であるキャパシタを接続するこ
とによシ、低周波数領域（例えば１２ＧＨｚ以下）では
負帰還がかかつて利得が低下するが、高周波数領域（１
５〜２６ＧＨｚ）では正帰還がかかって利得が高くなる
ことが明らかである。

従って、第１図に示すようにＦＥＴ　１のソース端子１
ｓＫ適当な容量性素子８を接続することによシ、準ミリ
波帯あるいはミリ波帯のような高周波数領域でＦＥＴ　
１の利得を高くすることができ、マイクロ波増幅器の高
利得化が図れる。容量性素子８と並列にＦＥＴ　１のソ
ース端子１Ｂに接続された高インピーダンス回路９は、
Ｆ′ＥＴ１のドレイ／端子１Ｄからソース端子１ｓに向
って流れる電流を接地の方へ導びくものであシ、直流的
には短絡された回路となっている。また、マイクロ波的
には所望の周波数でＦＥＴ　１のソース端子１ｓに容量
性素子８のみ接続された状態にするために、非常に高イ
ンピーダンス特性を有するように設計されている。

第３図及び第４図に容量性素子８と高インピーダンス回
路９とをモノリシック集積回路技術を用いて半導体基板
上に構成した場合の具体的な構成例を示す。

各図は半導体基板上に実際に形成される回路パターンを
示すもので、ＦＥＴ１は一対のゲート端子ＩＣＩ、ＩＧ
２と、それらを接続するゲート電極１ｃ。

と、ゲート端子ＩＧＩ　、ＩＯ２の間に配されたドレイ
ン端子１Ｄと、そのドレイン電極ＩＤＯと、ゲート端子
ＩＧ１　、１Ｇ２及びドレイン端子１Ｄを挾んで対向配
置された一対のソース端子１８１．ＩＳ２と、それらを
直流的に接続するエアブリッジ１０とにより構成されて
いる。上記容量性素子８は、ソース端子ＩＳ１．１８２
とそれぞれ一体的に接続された一対の先端開放線路８ａ
　、８ｂによ多構成されている。

この先端開放線路８ａ、８ｂはその長さが所望周波数で
の１／４波長よシ短く形成されている。上記高インピー
ダンス回路９はソース端子１８２から延長され先端がパ
イ７ホール１１により短絡された１／４波長の長さを有
する幅の狭い１／４波長線路９１によ多構成されている
。

上記構成によれば、先端開放線路８ａｅｂｂは等測的に
キャパシタとなシ、一端が短絡された１／４波長線路９
ａは直流的には短絡、マイクロ波的にハ高インピーダン
ス特性を有する。このためＦＥＴ１のソース端子１ｓに
は所望の周波数でキャパシタのみ接続されたものと等価
にな夛、ＦＥＴ　１の高利得化が図れる。

第３図（ｂ）は容量性素子８を一対のギャップキャパシ
タ８ｃ、８ｄで構成すると共に、高インピーダンス回路
９を１／４波長線路９＆で構成し、それぞれバイアホー
ル１１１，１１２で短絡したものである。

第３図（ｅ）は容量性素子８を一対のＭＩＭ形キャパシ
タＢｅ、８ｆで構成すると共に、高インピーダンス回路
９を１／４波長線路９ａで構成し、それぞれバイアホー
ル１１１，１１２に接続したものである。

第４図（ａ）は容量性素子８を、１／４波長よシ短い長
さを有する先端開放線路８ｇ、８ｈ、８ｉ、８ｊを、Ｆ
ＥＴ１の一対のソース端子１８１，１８２にそれぞれ２
個ずつ接続して構成し、高インピーダンス回路９を、先
端開放の１／４波長線路９ａと、これとマイクロ波的に
短絡された１／４波長線路９ｂとを用い、直流的に両１
／４波長線路９ａ、９ｂの接続点をバイアホール１１に
よシ短絡した構成とした場合である。容量性素子８とし
て１／４波長よシ短い先端開放線路８ｇ〜８ｊをＦＥＴ
　１の一対のソース端子１ｓ１゜１８２にそれぞれ２個
ずつ用いることで、例えば先端開放線路の横幅が長さよ
シも大きくなるような場合、この図のように幅の狭い先
端開放線路８ｇ〜８ｊを２個あるいは多数用いる方が、
所望のキャパシタを容易に得ることができる。また、高
インピーダンス回路９を２個の１／４波長線路９ａ。

９ｂで構成することによシ、例えば第３図（ａ）Ｋ示す
ようにバイアホール１１で短絡された１／４波長線路９
ａで構成するよシもパイ７ホール１１に存在するインダ
クタに影響されることなく、容易に高インピーダンスを
得ることができる。

第４図（ｂ）は基本的には第４図−）と同じ構成である
が、高インピーダンス回路９を構成する２個の１／４波
長線路９ａ、９ｂの接続点とパイ７ホール１１との間に
抵抗１２を設けた構成である。この抵抗１２を設けるこ
とで、ＦＥＴ　１を単一電源で動作させることができる
。

第４図（ｃ）はＦＥＴ　１の一方のソース端子１８１に
、容量性素子８として１／４波長よシ短い先端開放線路
８ａを設け、他方のソース端子１８２には高インピーダ
ンス回路９としてキャパシタ１３とインダクタ１４とか
らなる並列共振回路を設けた構成である。このように構
成することによシ、第３図−）。

（ｂ）　−（ｃ）および第４図−）、（ｂ）Ｋ比べ小形
にできる。

なお、上記実施例ではＦＥＴ　１の接地端子をソース端
子とした場合について述べたが、接地端子はドレイン端
子、ゲート端子の場合であっても良い。

また増幅器に限らず、入力整合回路２の代シに共振回路
を接続して発振器として用いることもできる。但し、こ
の明細書では上記発振器もマイクロ波増幅器に含まれる
ものとする。

また、第３図、第４図では、容量性素子８および高イン
ピーダンス回路９をモノリシック集積回路技術を用いて
半導体基板上にＦＥＴ　１と一体形成した場合について
述べたが、容量性素子８．高インピーダンス回路９はマ
イクロ波集積回路技術を用いて構成し、ＦＥＴ　１の接
地端子にこれらを接続した構成としても良い。

〔発明の効果〕

以上のように、この発明によれば、ＦＥＴの接地端子に
容量性素子と直流的には短絡、マイクロ波的には高イン
ピーダンス特性を有する高インピーダンス回路とを接続
するように構成したので、ＦＥＴに正帰還をかけること
ができるため、準ミリ波帯あるいはミリ波帯でのＦＥＴ
の利得を高くすることができ、このため、マイクロ波増
幅器の高利得化を図ることができ、従って、所望の利得
を得るための増幅器の段数を低減できるため、増幅器の
形状を小形にでき、構造も簡単になシ、また、部品数も
低減でき、信頼性も向上する等の効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるマイクロ波増幅器の
等価回路を示す回路図、第２図はＦＥＴのソース端子を
直接接地した場合と容量性素子と高インピーダンス回路
とを用いて接地した場合とのＦＥＴの利得の計算値を示
す特性図、第３図、第４図は容量性素子と高インピーダ
ンス回路との具体的な構成例を示す構成図、第５図は従
来のマイクロ波増幅器の等価回路を示す回路図である。 １はＦＥＴ、Ｉｓはソース端子、２は入力整合回路、８
は容量性素子、９は高インピーダンス回路。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 電界効果トランジスタの入力側に入力整合回路又は共振
   回路を接続したマイクロ波増幅器において、上記電界効
   果トランジスタの接地端子に接続された容量性素子と、
   上記電界効果トランジスタの接地端子に上記容量性素子
   と並列に接続され所定周波数で高インピーダンスを呈す
   る高インピーダンス回路とを設けたことを特徴とするマ
   イクロ波増幅器。