JPH03142550A - ダイレクト・メモリ・アクセス制御方式 - Google Patents
ダイレクト・メモリ・アクセス制御方式Info
- Publication number
- JPH03142550A JPH03142550A JP28103089A JP28103089A JPH03142550A JP H03142550 A JPH03142550 A JP H03142550A JP 28103089 A JP28103089 A JP 28103089A JP 28103089 A JP28103089 A JP 28103089A JP H03142550 A JPH03142550 A JP H03142550A
- Authority
- JP
- Japan
- Prior art keywords
- dma
- area
- data
- fifo buffer
- memory area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 claims abstract description 31
- 238000000034 method Methods 0.000 claims description 10
- 230000004913 activation Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
式に関する。
従来、ダイレクト・メモリ・アクセス（以下ＤＭＡと略
す）制御は、対象となるメモリ領域を指定するアドレス
・レジスタ、サイズ・レジスタを有し、ホスト・プロセ
ッサーからは一度に一個のメモリ領域の指定が可能であ
った。このため、ホスト・プロセッサーからのＤＭＡ起
動要求により行われるＤＮＡ転送では、１回のＤＭＡ起
動要求によって一個のメモリ領域のみをＤＭＡ転送して
いた。
す）制御は、対象となるメモリ領域を指定するアドレス
・レジスタ、サイズ・レジスタを有し、ホスト・プロセ
ッサーからは一度に一個のメモリ領域の指定が可能であ
った。このため、ホスト・プロセッサーからのＤＭＡ起
動要求により行われるＤＮＡ転送では、１回のＤＭＡ起
動要求によって一個のメモリ領域のみをＤＭＡ転送して
いた。
上述した従来のＤＭＡ制御方式では、分割されたメモリ
領域を一度に複数個ＤＭＡ転送することはできず、複数
個に分割されたメモリ領域をＤＭＡ転送するためには、
ホスト・プロセッサーが、分割されたメモリ領域の内容
をいったん連続したメモリ領域へ複写した後にその連続
したメモリ領域をＤＭＡ転送の対象とする方法と、分割
されたメモリ領域のＤＭＡ転送完了をホスト・ブロセッ
サーが認識し、次の分割されたメモリ領域に新たにＤＭ
Ａ転送を要求して行く方法とがある。しかし、前者のホ
スト・プロセッサーの介入においては、連続したメモリ
領域の確保により、無駄にメモリを費やすばかりか、メ
モリからメモリへ複写するためにホスト・プロセッサー
に大きな負担がかかるという欠点があった。
領域を一度に複数個ＤＭＡ転送することはできず、複数
個に分割されたメモリ領域をＤＭＡ転送するためには、
ホスト・プロセッサーが、分割されたメモリ領域の内容
をいったん連続したメモリ領域へ複写した後にその連続
したメモリ領域をＤＭＡ転送の対象とする方法と、分割
されたメモリ領域のＤＭＡ転送完了をホスト・ブロセッ
サーが認識し、次の分割されたメモリ領域に新たにＤＭ
Ａ転送を要求して行く方法とがある。しかし、前者のホ
スト・プロセッサーの介入においては、連続したメモリ
領域の確保により、無駄にメモリを費やすばかりか、メ
モリからメモリへ複写するためにホスト・プロセッサー
に大きな負担がかかるという欠点があった。
また、後者のホスト・プロセッサーの介入においても、
ＤＭＡ転送の対象になるメモリ領域を切り換える処理で
ホスト・プロセッサーに大きな負担がかかるという欠点
があった。
ＤＭＡ転送の対象になるメモリ領域を切り換える処理で
ホスト・プロセッサーに大きな負担がかかるという欠点
があった。
本発明のＤＭＡ制御方式は、アクセスの対象となるメモ
リ領域を一度に複数個記憶するアドレスＦＩＦＯバッフ
ァとサイズＦＩＦＯバッファとを設け、前記アドレスＦ
ＩＦＯバッファとサイズＦＩＦＯバッファとに記憶され
た複数のメモリ領域情報を順次読み出し、順次ＤＭＡ転
送するようにして構成されている。
リ領域を一度に複数個記憶するアドレスＦＩＦＯバッフ
ァとサイズＦＩＦＯバッファとを設け、前記アドレスＦ
ＩＦＯバッファとサイズＦＩＦＯバッファとに記憶され
た複数のメモリ領域情報を順次読み出し、順次ＤＭＡ転
送するようにして構成されている。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図、第２図はメモ
リ空間のマツプ図、第３図はアドレスＦＩＦＯバッファ
とサイズＦＩＦＯバッファの設定例を示す図、第４図は
Ｉｌｏへ転送されたデータを示す図である。
リ空間のマツプ図、第３図はアドレスＦＩＦＯバッファ
とサイズＦＩＦＯバッファの設定例を示す図、第４図は
Ｉｌｏへ転送されたデータを示す図である。
本実施例は、ホスト・プロセッサー１が、第２図に示す
ようにメモリ４の空間内に分割されたメモリ領域Ａ８．
メモリＢ９．メモリ領域ＣＩＯに格納されたデータを連
続してｌ１０２へＤＭＡ転送する場合の制御手順を示し
ている。
ようにメモリ４の空間内に分割されたメモリ領域Ａ８．
メモリＢ９．メモリ領域ＣＩＯに格納されたデータを連
続してｌ１０２へＤＭＡ転送する場合の制御手順を示し
ている。
まず、ホスｆ−・プロセッサー１は、第３図に示すよう
に、メモリ領域Ａ８．メモリ領域Ｂ９．メモリ領域ＣＩ
Ｏのそれぞれの開始アドレスと領域サイズとを、転送順
にそれぞれ、アドレスＦＩＦＯバッファ６とサイズＦＩ
ＦＯバッファ７とに設定後、ＤＭＡコントローラ５にＤ
ＭＡ転送の起動を要求する。
に、メモリ領域Ａ８．メモリ領域Ｂ９．メモリ領域ＣＩ
Ｏのそれぞれの開始アドレスと領域サイズとを、転送順
にそれぞれ、アドレスＦＩＦＯバッファ６とサイズＦＩ
ＦＯバッファ７とに設定後、ＤＭＡコントローラ５にＤ
ＭＡ転送の起動を要求する。
次に、ＤＭＡコントローラ５は、アドレスＦＩＦＯバッ
ファ６とサイズＦＩＦＯバッファ７とからメモリ領域情
報Ａ８のデータを読み出し、そのメモリ領域Ａ８のデー
タ転送をＤＭＡにより開始する。そして、ＤＭＡコント
ローラ５は、メモリ領域Ａ８のデータのＤＭＡ転送の終
了を検出後、さらに、アドレスＦＩＦＯバッファ６とサ
イズＦＩＦＯバッファ７からメモリ領域情報Ｂ９のデー
タを読み出しＤＭＡ転送を開始する。メモリ領域Ｂ９の
データのＤＭＡ転送が終了すると、最後に、メモリ領域
ＣＩＯのデータのＤＭＡ転送が同様に行われる。
ファ６とサイズＦＩＦＯバッファ７とからメモリ領域情
報Ａ８のデータを読み出し、そのメモリ領域Ａ８のデー
タ転送をＤＭＡにより開始する。そして、ＤＭＡコント
ローラ５は、メモリ領域Ａ８のデータのＤＭＡ転送の終
了を検出後、さらに、アドレスＦＩＦＯバッファ６とサ
イズＦＩＦＯバッファ７からメモリ領域情報Ｂ９のデー
タを読み出しＤＭＡ転送を開始する。メモリ領域Ｂ９の
データのＤＭＡ転送が終了すると、最後に、メモリ領域
ＣＩＯのデータのＤＭＡ転送が同様に行われる。
上記のように、ＤＭＡコントローラ５は、それぞれのメ
モリ領域のデータのＤＭＡ転送をアドレスＦＩＦＯバッ
ファ６とサイズＦＩＦＯバッファ７とが空になるまで続
ける。
モリ領域のデータのＤＭＡ転送をアドレスＦＩＦＯバッ
ファ６とサイズＦＩＦＯバッファ７とが空になるまで続
ける。
このようにして、第４図に示すように、連続したデータ
１１がｌ１０２へＤＭＡ転送される。
１１がｌ１０２へＤＭＡ転送される。
以上説明したように、本発明は、アクセスの対象となる
メモリ領域を一度に複数個記憶するアドレスＦＩＦＯバ
ッファとサイズＦＩＦＯバッファとを設けることにより
、分割された複数のメモリ領域のＤＭＡ転送要求時のホ
スト・プロセッサーの負荷を軽減することができるとい
う効果がある。
メモリ領域を一度に複数個記憶するアドレスＦＩＦＯバ
ッファとサイズＦＩＦＯバッファとを設けることにより
、分割された複数のメモリ領域のＤＭＡ転送要求時のホ
スト・プロセッサーの負荷を軽減することができるとい
う効果がある。
第１図は本発明を適用したブロック図、第２図はメモリ
空間のマツプ図、第３図はアドレスＦＩＦＯバッファと
サイズＦＩＦＯバッファの設定例を示す図、第４図は工
／○へ転送されたデータを示す図である。 １・・・ホスト・プロセッサー、２・・・Ｉｌｏ、３・
・・システム・バス、４・・・メモリ、５・・・ＤＭＡ
コントローラ、６・・・アドレスＦＩＦＯバッファ、７
・・・サイズＦＩＦＯバッファ、８・・・メモリ領域Ａ
、９・・・メモリ領域Ｂ、１０・・・メモリ領域Ｃ１１
１・・連続したデータ。
空間のマツプ図、第３図はアドレスＦＩＦＯバッファと
サイズＦＩＦＯバッファの設定例を示す図、第４図は工
／○へ転送されたデータを示す図である。 １・・・ホスト・プロセッサー、２・・・Ｉｌｏ、３・
・・システム・バス、４・・・メモリ、５・・・ＤＭＡ
コントローラ、６・・・アドレスＦＩＦＯバッファ、７
・・・サイズＦＩＦＯバッファ、８・・・メモリ領域Ａ
、９・・・メモリ領域Ｂ、１０・・・メモリ領域Ｃ１１
１・・連続したデータ。
Claims (1)
- ダイレクト・メモリ・アクセス制御方式において、アク
セスの対象となるメモリ領域を一度に複数個記憶するア
ドレスＦＩＦＯバッファとサイズＦＩＦＯバッファとを
設け、前記アドレスＦＩＦＯバッファとサイズＦＩＦＯ
バッファとに記憶された複数のメモリ領域情報を順次読
み出し、順次ダイレクト・メモリ・アクセス転送するこ
とを特徴とするダイレクト・メモリ・アクセス制御方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28103089A JPH03142550A (ja) | 1989-10-27 | 1989-10-27 | ダイレクト・メモリ・アクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28103089A JPH03142550A (ja) | 1989-10-27 | 1989-10-27 | ダイレクト・メモリ・アクセス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03142550A true JPH03142550A (ja) | 1991-06-18 |
Family
ID=17633313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28103089A Pending JPH03142550A (ja) | 1989-10-27 | 1989-10-27 | ダイレクト・メモリ・アクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03142550A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8711427B2 (en) | 2011-09-16 | 2014-04-29 | Ricoh Company, Limited | Image processing apparatus, image forming system, and computer-readable storage medium |
-
1989
- 1989-10-27 JP JP28103089A patent/JPH03142550A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8711427B2 (en) | 2011-09-16 | 2014-04-29 | Ricoh Company, Limited | Image processing apparatus, image forming system, and computer-readable storage medium |
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