JPH03140077A - ラインメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 ディジタル画像信号処理で、画像信号に水平走査線１ラ
イン分の遅延を得るためのラインメモリに関し、 少ないメモリ容量で１ライン分の遅延を得ることを目的
とし、 ２つのメモリを備え、水平走査線単位で所定数のサンプ
ルを持つ画像信号に水平走査線１ライン分の遅延を与え
るラインメモリにおいて、画像信号に同期して入力され
るクロック信号に基づいて、１ライン中の各サンプルの
位置を示すカウンタ値を出力するカウンタと、カウンタ
値に応じた各メモリのアドレスに対して、画像信号をサ
ンプル交番で交互に読み出し、続いて書き込む制御を行
なうメモリ制御手段と、各メモリから読み出されたサン
プルごとの画像信号を読み出し制御に対応して選択し、
出力するセレクタとを備えて構成される。

（産業上の利用分野） 本発明は、ディジタル画像信号処理で、画像信号に水平
走査線１５４７分の遅延を得るためのラインメモリに関
する。

例えば、このラインメモリは、水平走査線単位で行なう
画像信号の色信号処理において、画像信号に１ライン遅
延を与えて、新たに人力される画像信号を１ライン前の
画像信号と加減算して再生する場合に用いられる。

〔従来の技術〕

画像信号であるＮ　Ｔ　Ｓ　Ｃ（Ｎａｔｉｏｎａｌ　Ｔ
ｅｌｅｖｉｓｉｏｎＳｙｓｔｅｍ　Ｃｏｍ１ｔｔｅｅ）
信号は、標本化周波数１４．３　ＣＭＨｚ）で８ビツト
量子化され、１ライン当たり９１０サンプルを持つ。

第４図は、従来のラインメモリの構成を示すブロック図
である。

図において、ラインメモリは、９１０ワード×８ビツト
のメモリ容量を持ち、１ライン分のサンプルが格納可能
な２つのＲＡＭ４０５．４０７を備え、ｌライン交番で
書き込み読み出しを切り替えてｌライン遅延を与える構
成である。

以下、第５図を参照してＩライン分の遅延を与える動作
について説明する。

カウンタ４１１は、ＮＴＳＣ信号ら）に同期して供給さ
れるクロック信号（ａ）に基づいて、入力されるサンプ
ルの１ライン中の位置を示すカウンタ値（Ｃ）を出力す
る。

デコーダ４１３は、カウンタ値（Ｃ）に基づいて、９１
０サンプル毎にリセット信号（ｄ）を出力する。

Ｄ型フリップフロップ回路（以下、ｒＤＦＦＪという、
）４１９は、リセット信号（ｄ）に応じて、１ライン毎
に論理レベルが切り替わる制御信号（ｅ）出力する。

論理和回路４２１は、制御信号（ｅ）に基づいて、１ラ
イン交番でクロック信号（ａ）に同期するライトイネー
ブル信号（ｆ）を出力し、論理和回路４２３は、制御信
号（ｅ）を論理反転した信号に基づいて、ライトイネー
ブル信号（樽を出力する。

ＮＴＳＣ信号（ｂ）は、ライトイネーブル信号（ｆ）、
（（至）の論理ｒ□、のタイミングに同期してＲＡＭ４
０５．４０７に書き込まれる。

セレクタ４２５は、制御信号（ｅ）に基づいて、書き込
みが行われていないＲＡＭ　（制御信号（ｅ）が論理「
０」のときにはＲＡＭ４０７、論理ｒｌＪのときにはＲ
ＡＭ４０５）を選択し、このＲＡＭから出力されるサン
プルを出力する。

このようにして、９１０サンプルが格納できる２つのＲ
ＡＭ４０５．４０７を備え、１ライン交番で書き込みと
読み出しを切り替え、入力される信号と出力する信号に
１ライン分の遅延を得ていた。

〔発明が解決しようとする課題〕

ところで、上述したラインメモリでは、ｌライン交番で
書き込みと読み出しを切り替える構成であるために、１
５４７分に相当する９１０ワード×８ビツトの容量のラ
インメモリが２つ必要であった。

本発明は、少ないメモリ容量で１ライン分の遅延を得る
ことができるラインメモリを提供することを目的として
いる。

〔課題を解決するための手段〕

第１図は、本発明の原理ブロック図である。

図において、ラインメモリは、２つのメモリ１１１．１
１３を備え、水平走査線単位で所定数のサンプルを持つ
画像信号に水平走査４１１ライン分の遅延を与える。

カウンタ１１５は、画像信号に同期して入力されるクロ
ック信号に基づいて、１ライン中の各サンプルの位置を
示すカウンタ値を出力する。

メモリ制御手段１１７は、カウンタ値に応じた各メモリ
１１１．１１３のアドレスに対して、画像信号をサンプ
ル交番で交互に読み出し、続いて書き込む制御を行なう
。

セレクタ１１９は、各メモリ１１１．１１３から読み出
されたサンプルごとの画像信号を読み出し制御に対応し
て選択し、出力する。

〔作　用〕

画像信号の各サンプルは、カウンタ１１５から出力され
るカウンタ値に応じたメモリ１１１．１１３のアドレス
に対して、サンプル交番で交互に読み出され、続いて書
き込まれる。

すなわち、サンプル交番で読み出し書き込みを切り替え
ることにより、１ライン分のメモリ容量で１ライン分の
遅延を実現することができる。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に説
明する。

第２図は、本発明の実施例構成を示すブロック図である
。

図において、クロック信号（ａ）は、ｌＯビットカウン
タ２１１、ＤＦＦ２１３、ＤＦＦ２１５の各クロック端
子ＣＬＫに入力されるとともに、論理和回路２１７．２
１９の各一方の入力端子に入力される。１０ビツトカウ
ンタ２１１が出力するカウンタ値（Ｃ）は、デコーダ２
２０に入力される。デコーダ２２０が出力するリセット
信号（ｄ）は、１０ビツトカウンタ２１１のリセット端
子に人力される。

カウンタ値（Ｃ）の上位９ビツト（１〜ＭＳＢ）（ｅ）
は、ＲＡＭ２２５のアドレス入力端子（ＡＯ−８）に人
力されるとともに、ＤＦＦ２１３の入力端子りに入力さ
れる。ＤＦＦ２１３の出力（樽は、ＲＡＭ２２７のアド
レス入力端子（ＡＯ−８）に入力される。カウンタ値（
Ｃ）の最下位ビット（ＬＳＢ）　（ｉ）は、論理和回路
２１７の他方の入力端子、セレクタ２２１、反転回路２
２３を介して論理和回路２１９の他方の入力端子に入力
される。

ＮＴＳＣ信号（ｂ）は、ＲＡＭ２２５．２２７のデータ
入力端子（１０−７）に入力される。論理和回路２１７
．２１９が出力するライトイネーブル信号（ハ）、（ｆ
）は、ＲＡＭ２２７．２２５のライトイネーブル信号入
力端子（ＷＥ）に入力される。ＲＡＭ２２５．２２７の
データ出力端子（００−７）の出力は、セレクタ２２１
に入力される。セレクタ２２１の出力（ｊ）は、ＤＦＦ
２１５の入力端子りに人力される。ＤＦＦ２１５の出力
（ロ）がラインメモリの出力として取り出される。

ＲＡＭ２２５．２２７は、それぞれ４５５ワード×８ビ
ツトのメモリ容量を持つ。

１０ビツトカウンタ２１１は、クロック信号（ａ）に基
づいて、「０」から始まる１０ビツトのカウンタ値（Ｃ
）を出力し、デコーダ２２０がカウンタ値（Ｃ）に’９
０９Ｊを検出して出力するリセット信号（ｄ）によって
、１ラインごとに「Ｏ」リセットされて、「０」〜ｒ９
０９Ｊ出力を繰り返す構成である。

この１０ビツト（０（ＬＳＢ）、１．２、・・・、８．
９　（ＭＳＢ）　）のカウンタ値（Ｃ）の上位９ビツト
（１−ＭＳＢ）をとることにより、「０」〜「４５４Ｊ
のカウンタ値が、２倍のカウント周期のアドレスデータ
（ｅ）、（６）としてＲＡＭ２２５．２２７に入力され
る。なお、ＤＦＦ２１３は、アドレスデータ（（２）に
１サンプル分の遅延を与える。

論理和回路２１７は、ＮＴＳＣ信号（ｂ）の最下位ピッ
日ｉ）が論理「Ｏ」　（奇数番目のサンプル）のときに
論理「０」になるライトイネーブル信号（ｈ）を出力す
る。また、論理和回路２１９、反転回路２２３は、ＮＴ
ＳＣ信号［有］）の最下位ビット（ｉ）が論理「ｌ」　
（偶数番目のサンプル）のときに論理「０」になるライ
トイネーブル信号（ｆ）を出力する構成である。

セレクタ２２１は、カウンタ（ｉＷ　（Ｃ）の最下位ビ
ット（ｉ）が論理「０」　（奇数番目のサンプル）のと
き、ＲＡＭ２２５の出力を選択し、最下位ビット（ｉ）
が論理「ｌ」　（偶数番目のサンプル）のとき、ＲＡＭ
２２７の出力を選択する構成である。

ここで、第１図と第２図との対応関係を示す。

メモリ１１１．１１３は、ＲＡＭ２２５．２２７に相当
する。

カウンタ１１５は、１０ビツトカウンタ２１．１、デコ
ーダ２２０に相当する。

メモリ制御手段１１７は、ＤＦＦ２１３、論理和回路２
１７、論理和回路２１９、反転回路２２３に相当する。

セレクタ１１９は、セレクタ２２１に相当する。

以下、第３図を参照して実施例の動作について説明する
。

ｎ番目のラインの先頭のサンプル「１７」が入力される
とき、ＲＡＭ２２５に入力されるアドレスデータ（ｅ）
が「０」、ライトイネーブル信号（ｆ）が論理ｒｌ、と
なる。また、ＲＡＭ２２７に入力されるアドレスデータ
（勅がｒ４５４Ｊ、ライトイネーブル信号（ｈ）が論理
「０」となる。

ＲＡＭ２２５では、ライトイネーブル信号げ）の論理’
ＩＪに応じて、アドレス「０」に格納される（ｎ−１）
番Ｈのラインのサンプル が読み出される．また、ＲＡＭ２　２７では、ライトイ
ネーブル信号（口）の論理「０」に応じて、サンプル「
１、」がアドレスｒ４５４Ｊに書き込まれる。

１サンプル時間経過し、サンプル「２７」が入力される
とき、ＲＡＭ２　２　５に入力されるアドレスデータ（
ｅ）は「０」が継続し、ライトイネーブル信号（ｆ）は
論理ｒ□，になる。サンプル「２７」は、ライトイネー
ブル信号（ｆ）の論理「０」に応じて、ＲＡＭ２　２　
５のアドレス「０」に書き込まれる。

ＲＡＭ２２　７では、ＲＡＭ２　２　５の読み出し書き
込みタイミングと１サンプルずれたタイミングで同様に
して、読み出しに続いて書き込みが行なわれる。

すなわち、奇数番目のサンプルがＲＡＭ２２７の対応す
るアドレスに、偶数番目のサンプルがＲＡＭ２２５の対
応するアドレスに、サンプル交番で交互に１ライン前の
対応するサンプルが読み出された後に書き込まれる。

セレクタ２２１は、サンプル交番で交互に読み出し中の
ＲＡＭを選択し、その出力を出力する。

なお、セレクタ２２１出力（ｊ）は、入力されるサンプ
ルに対してＩサンプル時間早いので、ＤＦＦ２１５を介
して１サンプル時間後に出力される。

このＤＦＦ２　１　５の出力（ト）と入力されるサンプ
ル（ｂ）の間には、１５４７分の遅延が実現される。

〔発明の効果〕

上述したように、本発明によれば、サンプル交番で読み
出し書き込みを切り替えることにより、１ライン分のメ
モリ容量で１ライン分の遅延が実現できるので、メモリ
容量を従来の半分にすることが可能となる．これにより
、回路規模が小さくなり、低コスト、低消費電力を実現
することが可能となる。また、従来のメモリ容量の２分
の１になることから、アクセスタイムも早くなる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は実施例構成を示すブロック図、第３図は実施例
の動作を説明するタイミング図、第４図は従来例構成を
示すブロック図、第５図は従来例の動作を説明するタイ
ミング図である。 図において、 １１１、１１３はメモリ、 １１５はカウンタ、 １１７はメモリ制御手段、 １１９はセレクタ、 ２１１は１０ビツトカウンタ、 ２１３、２１５、４１９はフリップフロップ回路（ＤＦ
Ｆ）、 ２１７、２１９、４２１、４２３は論理和回路、２２０
、４１３はデコーダ、 ２２１、４２５はセレクタ、 ２２３は反転回路、 ２２５、２２７、４０５、４０７はＲＡＭ。 ４１１はカウンタである。

Claims (1)

【特許請求の範囲】
1. （１）２つのメモリ（１１１、１１３）を備え、水平走
   査線単位で所定数のサンプルを持つ画像信号に水平走査
   線１ライン分の遅延を与えるラインメモリにおいて、 前記画像信号に同期して入力されるクロック信号に基づ
   いて、１ライン中の各サンプルの位置を示すカウンタ値
   を出力するカウンタ（１１５）と、前記カウンタ値に応
   じた前記各メモリ（１１１、１１３）のアドレスに対し
   て、前記画像信号をサンプル交番で交互に読み出し、続
   いて書き込む制御を行なうメモリ制御手段（１１７）と
   、 前記各メモリ（１１１、１１３）から読み出されたサン
   プルごとの画像信号を読み出し制御に対応して選択し、
   出力するセレクタ（１１９）とを備えたことを特徴とす
   るラインメモリ。