JPH03135028A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH03135028A JPH03135028A JP27288389A JP27288389A JPH03135028A JP H03135028 A JPH03135028 A JP H03135028A JP 27288389 A JP27288389 A JP 27288389A JP 27288389 A JP27288389 A JP 27288389A JP H03135028 A JPH03135028 A JP H03135028A
- Authority
- JP
- Japan
- Prior art keywords
- region
- type
- zap
- forming
- diffusion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 238000009792 diffusion process Methods 0.000 claims abstract description 28
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 14
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 14
- 230000015556 catabolic process Effects 0.000 abstract description 5
- 150000002500 ions Chemical class 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract 1
- 229910052796 boron Inorganic materials 0.000 abstract 1
- 238000005468 ion implantation Methods 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- -1 Arsenic ions Chemical class 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にバイポーラ
トランジスタとザップ用ＰＮ接合ダイオードとを同時に
形成する製造方法に関する。
トランジスタとザップ用ＰＮ接合ダイオードとを同時に
形成する製造方法に関する。
半導体集積回路において、抵抗の設計値からのずれを補
正するのにしばしばＰＮ接合ダイオードをザップ（急破
壊）して使う。このときダイオオード（以下、ザップＤ
ｉと記す）にはＮＰＮバイポーラトランジスタ（以下、
ＮＰＮ Ｔｒと記す）のエミッターベース接合のツェ
ナー降伏を利用した、いわゆるＥＢツェナーＤｉが多い
。すなわち、ＥＢツェナーＤｉに逆方向の接合破壊を起
こす電圧をかけ、過剰電流を瞬時に流すことでコンタク
ト間に電極のアルミを溶融侵入させて短絡するものであ
る。
正するのにしばしばＰＮ接合ダイオードをザップ（急破
壊）して使う。このときダイオオード（以下、ザップＤ
ｉと記す）にはＮＰＮバイポーラトランジスタ（以下、
ＮＰＮ Ｔｒと記す）のエミッターベース接合のツェ
ナー降伏を利用した、いわゆるＥＢツェナーＤｉが多い
。すなわち、ＥＢツェナーＤｉに逆方向の接合破壊を起
こす電圧をかけ、過剰電流を瞬時に流すことでコンタク
ト間に電極のアルミを溶融侵入させて短絡するものであ
る。
一方、ＮＰＮＴｒの高速化・縮小化のため、エミッタを
多結晶シリコン層からのヒ素の拡散で形成するプロセス
が最近では主流となっている。
多結晶シリコン層からのヒ素の拡散で形成するプロセス
が最近では主流となっている。
第３図には、エミッタに多結晶シリコン層を使った場合
にサップＤｉとしてＥＢツェナーＤｉを用いた従来例を
示す。ベース１４ａ、１．４ｂは深さ約０．５〜０．７
）ｔ ｍ 、表面濃度的１０１７〜１０１８Ｃｆｆｌ
−’となるようポロンのイオン注入で形成する。
にサップＤｉとしてＥＢツェナーＤｉを用いた従来例を
示す。ベース１４ａ、１．４ｂは深さ約０．５〜０．７
）ｔ ｍ 、表面濃度的１０１７〜１０１８Ｃｆｆｌ
−’となるようポロンのイオン注入で形成する。
次いでエミッタ１９ａ、１９ｃは厚さ約２０００〜３０
００人の多結晶シリコン層１８ａ、１８ｃからヒ素のイ
オン注入で深さ約０．１〜０．２μｍ、表面濃度的１０
２０〜ｌ Ｏ２１ｃｍ−３となるように形成する。この
場合のＥＢツェナーＤｉは１０〜３０Ｖの逆バイアスで
数百ｍＡ、数士ｍｓ間電流を流すことでサップできる。
００人の多結晶シリコン層１８ａ、１８ｃからヒ素のイ
オン注入で深さ約０．１〜０．２μｍ、表面濃度的１０
２０〜ｌ Ｏ２１ｃｍ−３となるように形成する。この
場合のＥＢツェナーＤｉは１０〜３０Ｖの逆バイアスで
数百ｍＡ、数士ｍｓ間電流を流すことでサップできる。
この従来のＥＥツェナーＤｉによるサップでは、ＥＢツ
ェナーＤｉのＮ＋アルミ電極２０ｄ下に多結晶シリコン
層１８ｃがあるため、アルミがコンタクト間のシリコン
界面を侵入しにくくなる。したがって、サップに必要な
電圧（以下、サップ電圧と記す）が大きくなり、そのば
らつきも大きく、かつ短絡後にできる抵抗（以下、層抵
抗と記す）のばらつきも大きくなるという問題点があっ
た。
ェナーＤｉのＮ＋アルミ電極２０ｄ下に多結晶シリコン
層１８ｃがあるため、アルミがコンタクト間のシリコン
界面を侵入しにくくなる。したがって、サップに必要な
電圧（以下、サップ電圧と記す）が大きくなり、そのば
らつきも大きく、かつ短絡後にできる抵抗（以下、層抵
抗と記す）のばらつきも大きくなるという問題点があっ
た。
また、ＥＢツェナーＤｉの多結晶シリコン層１８ｃのみ
エツチングしてＮ＋アルミ電極２０ｄを直接Ｎ＋コンタ
クト上に置けば上記欠点はなくなるが、このためにフォ
トレジスト工程が１回増えるという問題点がある。
エツチングしてＮ＋アルミ電極２０ｄを直接Ｎ＋コンタ
クト上に置けば上記欠点はなくなるが、このためにフォ
トレジスト工程が１回増えるという問題点がある。
本発明の半導体装置の製造方法は、第１導電型の半導体
基板に前記基板よりも高濃度の第１導電型のコレクタ領
域と接合ダイオードの第１領域とを同時に形成する工程
と、第２導電型の外部ベース領域と同時に前記第１領域
に接する第２領域を形成する工程と、前記外部ベース領
域に接するように前記外部ベース領域よりも低濃度の第
２導電型の内部ベース領域を形成する工程と、前記内部
ベース領域上に第１導電型の多結晶シリコン層を形成す
る工程と、前記多結晶シリコン層からの拡散によって前
記内部ベース領域内に第１導電型のエミッタ領域を形成
する工程と、前記エミッタ領域上の多結晶シリコン層と
前記外部ベース領域と前記コレクタ領域と前記第１領域
と前記第２領域との上にアルミ電極を形成する工程と、
前記接合ダイオードに逆方向降伏電圧をかけて過剰電流
を瞬時に流し、前記第１領域と前記第２領域との間を溶
融アルミで短絡する工程とを有する。
基板に前記基板よりも高濃度の第１導電型のコレクタ領
域と接合ダイオードの第１領域とを同時に形成する工程
と、第２導電型の外部ベース領域と同時に前記第１領域
に接する第２領域を形成する工程と、前記外部ベース領
域に接するように前記外部ベース領域よりも低濃度の第
２導電型の内部ベース領域を形成する工程と、前記内部
ベース領域上に第１導電型の多結晶シリコン層を形成す
る工程と、前記多結晶シリコン層からの拡散によって前
記内部ベース領域内に第１導電型のエミッタ領域を形成
する工程と、前記エミッタ領域上の多結晶シリコン層と
前記外部ベース領域と前記コレクタ領域と前記第１領域
と前記第２領域との上にアルミ電極を形成する工程と、
前記接合ダイオードに逆方向降伏電圧をかけて過剰電流
を瞬時に流し、前記第１領域と前記第２領域との間を溶
融アルミで短絡する工程とを有する。
次に本発明について図面を参照して説明する。
第１図（ａ）〜（ｈ）は本発明の第１の実施例を説明す
るための断面図である。
るための断面図である。
まず、第１図（ａ）に示すように、濃度約１０１６印−
３のＰ型シリコン基板１上に、たとえばアンチモンの拡
散により層抵抗約２０〜３０Ω／口のＮ＋型埋込層２を
形成した後、たとえばポロンのイオン注入により層抵抗
約２００〜３００Ω／口のＰ＋型埋込層３を形成し、濃
度的１０”ｃｍ−２のＮ型エピタキシャルを厚さ約１０
〜１４μｍ成長させる。
３のＰ型シリコン基板１上に、たとえばアンチモンの拡
散により層抵抗約２０〜３０Ω／口のＮ＋型埋込層２を
形成した後、たとえばポロンのイオン注入により層抵抗
約２００〜３００Ω／口のＰ＋型埋込層３を形成し、濃
度的１０”ｃｍ−２のＮ型エピタキシャルを厚さ約１０
〜１４μｍ成長させる。
次に、第１図（ｂ）に示すように、ＮＰＮＴｒのコレク
タの一部となるＮ＋型拡散領域５ａと同時にサップＤｉ
のＰＮ接合を形成するＮ型側拡散領域５ｂを、たとえば
リンの拡散により表面濃度的１０ ”〜１０ ”ｃｍ−
３、深さ約８〜１０μｍでＮ”型埋込層２と連続するよ
うに形成する。さらに、表面濃度的１０ ”Ｃｍ−３１
深さ約８〜１０μｍのＰ＋型絶縁領域６をＰ＋型埋込層
３と連続するように形成する。その後、選択酸化により
厚さ約１〜２μｍのフィールド酸化膜７をＰ＋型絶縁領
域６上に形成する。次いで第１図（ｃ）に示すように、
Ｎ−型エピタキシャル層４上およびＮ＋型拡散領域５ａ
。
タの一部となるＮ＋型拡散領域５ａと同時にサップＤｉ
のＰＮ接合を形成するＮ型側拡散領域５ｂを、たとえば
リンの拡散により表面濃度的１０ ”〜１０ ”ｃｍ−
３、深さ約８〜１０μｍでＮ”型埋込層２と連続するよ
うに形成する。さらに、表面濃度的１０ ”Ｃｍ−３１
深さ約８〜１０μｍのＰ＋型絶縁領域６をＰ＋型埋込層
３と連続するように形成する。その後、選択酸化により
厚さ約１〜２μｍのフィールド酸化膜７をＰ＋型絶縁領
域６上に形成する。次いで第１図（ｃ）に示すように、
Ｎ−型エピタキシャル層４上およびＮ＋型拡散領域５ａ
。
５ｂ上に熱酸化による酸化膜を形成する。このときＮ−
型エピタキシャル層４上の酸化膜８ａ、８ｄの厚さを約
６００〜８００人となるように形成するが、高濃度のリ
ンが拡散されているＮ＋型拡散領域５ａ、５ｂ上の酸化
膜８ｂ、８ｃは約２倍の１３００〜１７００人の厚さと
なる。次にレジストをマスクにしてたとえばポロンを加
速エネルギーＥ＝３０ｋｅＶ、 ドーズ量Φ＝ １〜
１．５ Ｘｌ ０ ”ｃｍ−２でイオン注入する。この
ときポロンの酸化膜中の投影飛程は約１０００人である
ので、酸化膜８ａ、８ｄ下には高濃度のＰ＋型イオン注
入領域１０ａ、ｌｏｂが形成されるが、酸化膜８Ｃの下
にはポロンはほとんど注入されず、Ｎ＋型拡散領域５ｂ
の濃度にはほとんど影響を与えない。
型エピタキシャル層４上の酸化膜８ａ、８ｄの厚さを約
６００〜８００人となるように形成するが、高濃度のリ
ンが拡散されているＮ＋型拡散領域５ａ、５ｂ上の酸化
膜８ｂ、８ｃは約２倍の１３００〜１７００人の厚さと
なる。次にレジストをマスクにしてたとえばポロンを加
速エネルギーＥ＝３０ｋｅＶ、 ドーズ量Φ＝ １〜
１．５ Ｘｌ ０ ”ｃｍ−２でイオン注入する。この
ときポロンの酸化膜中の投影飛程は約１０００人である
ので、酸化膜８ａ、８ｄ下には高濃度のＰ＋型イオン注
入領域１０ａ、ｌｏｂが形成されるが、酸化膜８Ｃの下
にはポロンはほとんど注入されず、Ｎ＋型拡散領域５ｂ
の濃度にはほとんど影響を与えない。
次いで第１図（ｄ）に示すようにアニールを行なってポ
ロンを再分布させ、ＮＰＮ Ｔｒの外部ベースおよび
サップＤｉのＰ型側となるＰ＋型拡散領域１１ａおよび
ｌｌｂを形成する。次にレジストをマスクにして、たと
えばポロンをＥ＝５０〜６０ｋｅＶ、Φ＝０．５〜２×
１０１３ｃｍ−’でイオン注入し、Ｐ型イオン注入領域
１３ａを形成する。
ロンを再分布させ、ＮＰＮ Ｔｒの外部ベースおよび
サップＤｉのＰ型側となるＰ＋型拡散領域１１ａおよび
ｌｌｂを形成する。次にレジストをマスクにして、たと
えばポロンをＥ＝５０〜６０ｋｅＶ、Φ＝０．５〜２×
１０１３ｃｍ−’でイオン注入し、Ｐ型イオン注入領域
１３ａを形成する。
次いで第１図（ｅ）に示すように７ニールを行なってＮ
ＰＮＴｒの内部ベースとなるＰ型拡散領域１４ａを形成
し、その後、全面に減圧ＣＶＤにより厚さ約１０００〜
２０００人の窒化膜１５を成長させる。次に窒化膜１５
を選択的にエツチングして開口部１６ａ〜１６ｅを形成
した後、エミッタを形成する開口部１６ａおよびコレク
タコンタクトとなる開口部１６ｃのみ酸化膜まで選択的
にエツチングする。次いで第１図（「）に示すように、
厚さ約２０００〜３０００人の多結晶シリコン層１８を
全面に成長させた後、全面にたとえばヒ素をＥ＝７０〜
８０ｋｅＶ、Φ＝０．５〜ｌｘ１０１６ｃｍ−”でイオ
ン注入し、さらにアニールして開口部１６ａおよび１６
ｃから、エミッタおよびコレクタコンタクトとなるＮ＋
型拡散領域１９ａおよび１９ｂを形成する。次に第１図
（ｇ）に示すように、多結晶シリコン層１８を選択的に
エツチングしてエミッタおよびフレフタコンタクト上に
１８ａおよび１８ｂとして残し、その後、ベース上開口
部１６ｂおよびサップＤｉの開口部１６ｄ、１６ｅ上の
酸化膜をエツチングする。最後にＮＰＮ Ｔｒのエミ
ッタ、ベース、コレクタおよびサップＤｉのＮ型・Ｐ型
コンタクト上にアルミ電極２０ａ。
ＰＮＴｒの内部ベースとなるＰ型拡散領域１４ａを形成
し、その後、全面に減圧ＣＶＤにより厚さ約１０００〜
２０００人の窒化膜１５を成長させる。次に窒化膜１５
を選択的にエツチングして開口部１６ａ〜１６ｅを形成
した後、エミッタを形成する開口部１６ａおよびコレク
タコンタクトとなる開口部１６ｃのみ酸化膜まで選択的
にエツチングする。次いで第１図（「）に示すように、
厚さ約２０００〜３０００人の多結晶シリコン層１８を
全面に成長させた後、全面にたとえばヒ素をＥ＝７０〜
８０ｋｅＶ、Φ＝０．５〜ｌｘ１０１６ｃｍ−”でイオ
ン注入し、さらにアニールして開口部１６ａおよび１６
ｃから、エミッタおよびコレクタコンタクトとなるＮ＋
型拡散領域１９ａおよび１９ｂを形成する。次に第１図
（ｇ）に示すように、多結晶シリコン層１８を選択的に
エツチングしてエミッタおよびフレフタコンタクト上に
１８ａおよび１８ｂとして残し、その後、ベース上開口
部１６ｂおよびサップＤｉの開口部１６ｄ、１６ｅ上の
酸化膜をエツチングする。最後にＮＰＮ Ｔｒのエミ
ッタ、ベース、コレクタおよびサップＤｉのＮ型・Ｐ型
コンタクト上にアルミ電極２０ａ。
２０ｂ、２０ｃ、および２０ｄ、２０ｅを形成した後、
サップＤｉに逆方向降伏電圧を印加し、数百ｍ Ａ 、
数十式の電流を流して開口部１６ｄ。
サップＤｉに逆方向降伏電圧を印加し、数百ｍ Ａ 、
数十式の電流を流して開口部１６ｄ。
１６ｃ間に溶融アルミ２１を形成しサップを行なう。
第２図（ａ）、 （ｂ）は第２の実施例を説明するため
の断面図である。前述の第１の実施例において酸化膜８
ｃ、８ｄを薄くする場合、あるいはポロンのイオン注入
で加速エネルギーを上げたり、ドーズ量を高くしたりす
る場合には第１図（Ｃ）に示すＰ＋型イオン注入領域１
０ｃが高濃度で深くなり、Ｎ＋型拡散領域５ｂの表面濃
度を下げてフンタクト抵抗を大きくしたり、最悪の場合
は５ｂの表面がＰ型に反転してダイオードを形成できな
くなる可能性がある。これを防ぐためには第２図（ａ）
のようにレジスト９のパターンを変えてポロンのイオン
注入領域１０ｃがＮ＋型拡散領域５ｂの一部のみと接す
るようにしておく。すなわち、第２図（ｂ）に示すよう
にツェナーＤｉのＮ ” （Ｉｌｌｌ 電極２０ｄの下
にはポロンをイオン注入しないようにする。
の断面図である。前述の第１の実施例において酸化膜８
ｃ、８ｄを薄くする場合、あるいはポロンのイオン注入
で加速エネルギーを上げたり、ドーズ量を高くしたりす
る場合には第１図（Ｃ）に示すＰ＋型イオン注入領域１
０ｃが高濃度で深くなり、Ｎ＋型拡散領域５ｂの表面濃
度を下げてフンタクト抵抗を大きくしたり、最悪の場合
は５ｂの表面がＰ型に反転してダイオードを形成できな
くなる可能性がある。これを防ぐためには第２図（ａ）
のようにレジスト９のパターンを変えてポロンのイオン
注入領域１０ｃがＮ＋型拡散領域５ｂの一部のみと接す
るようにしておく。すなわち、第２図（ｂ）に示すよう
にツェナーＤｉのＮ ” （Ｉｌｌｌ 電極２０ｄの下
にはポロンをイオン注入しないようにする。
以上説明したように本発明は％ＮＰＮ Ｔｒのコレク
タ領域の一部となるＮ＋型拡散領域５ａと同時にサップ
ＤｉのＮ＋型拡散領域５ｂを形成し、また、ＮＰＮＴｒ
の外部ベース領域１１ａと同時にサップＤｉのＰ＋型拡
散領域１１ｂを形成し、さらにＮ＋型拡散領域５ｂ上に
は多結晶シリコンＦＪ ｌ ８ ｃを形成しないことに
より、サップ電圧が小さく、かつサップ電圧および層抵
抗のばらつきが小さいサップＤｉを、何ら工程を増すと
となく形成できるという効果を有する。
タ領域の一部となるＮ＋型拡散領域５ａと同時にサップ
ＤｉのＮ＋型拡散領域５ｂを形成し、また、ＮＰＮＴｒ
の外部ベース領域１１ａと同時にサップＤｉのＰ＋型拡
散領域１１ｂを形成し、さらにＮ＋型拡散領域５ｂ上に
は多結晶シリコンＦＪ ｌ ８ ｃを形成しないことに
より、サップ電圧が小さく、かつサップ電圧および層抵
抗のばらつきが小さいサップＤｉを、何ら工程を増すと
となく形成できるという効果を有する。
実際、前述の製造方法で形成したサップＤｉは、サップ
電圧約１５Ｖ、残抵抗約７Ωとなり、ばらつきも極めて
小さい良好なものが得られた。
電圧約１５Ｖ、残抵抗約７Ωとなり、ばらつきも極めて
小さい良好なものが得られた。
第１図（ａ）〜（ｈ）は本発明の第１の実施例を示す断
面図、第２図（ａ）、 （ｂ）は第２の実施例を示す断
面図、第３図は従来例を示す断面図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・Ｎ＋
型埋込層、３・・・・・・Ｐ＋型埋込層、４・・・・・
・Ｎ−型エピタキシャル層、５ ａ、 ５ ｂ、 ｌ
９ ａ〜１９ ｃ−Ｎ＋型拡散領域、６ 、 １１ ａ
〜１１ ｃ ＝−＝Ｐ＋型拡散領域、７゜８ａ〜８ｄ・
・・・・・酸化膜、９，１２．１７・・・・・・レジス
ト、１０ａ〜１０ｃ・・・・・・Ｐ＋型イオン注入領域
、１３ａ・・・・・・Ｐ型イオン注入領域、１４ａ、１
４ｂ・・・・・Ｐ型拡散領域、１５・・・・・・窒化膜
、１６ａ〜１６ｅ・・・・・・開口部、１８．１８ａ〜
１８ｃ・・・・・・多結晶シリコン層、２０ａ〜２０ｅ
・・・・・・アルミ電極、２１・・・・・・溶融アルミ
。
面図、第２図（ａ）、 （ｂ）は第２の実施例を示す断
面図、第３図は従来例を示す断面図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・Ｎ＋
型埋込層、３・・・・・・Ｐ＋型埋込層、４・・・・・
・Ｎ−型エピタキシャル層、５ ａ、 ５ ｂ、 ｌ
９ ａ〜１９ ｃ−Ｎ＋型拡散領域、６ 、 １１ ａ
〜１１ ｃ ＝−＝Ｐ＋型拡散領域、７゜８ａ〜８ｄ・
・・・・・酸化膜、９，１２．１７・・・・・・レジス
ト、１０ａ〜１０ｃ・・・・・・Ｐ＋型イオン注入領域
、１３ａ・・・・・・Ｐ型イオン注入領域、１４ａ、１
４ｂ・・・・・Ｐ型拡散領域、１５・・・・・・窒化膜
、１６ａ〜１６ｅ・・・・・・開口部、１８．１８ａ〜
１８ｃ・・・・・・多結晶シリコン層、２０ａ〜２０ｅ
・・・・・・アルミ電極、２１・・・・・・溶融アルミ
。
Claims (1)
- 第１導電型の半導体基板に前記基板よりも高濃度の第
１導電型のコレクタ領域と接合ダイオードの第１領域と
を同時に形成する工程と、第２導電型の外部ベース領域
と同時に前記第１領域に接する第２領域を形成する工程
と、前記外部ベース領域に接するように前記外部ベース
領域よりも低濃度の第２導電型の内部ベース領域を形成
する工程と、前記内部ベース領域上に第１導電型の多結
晶シリコン層を形成する工程と、前記多結晶シリコン層
からの拡散によって前記内部ベース領域内に第１導電型
のエミッタ領域を形成する工程と、前記エミッタ領域上
の多結晶シリコン層と前記外部ベース領域と前記コレク
タ領域と前記第１領域と前記第２領域との上にアルミ電
極を形成する工程と、前記接合ダイオードに逆方向降状
電圧をかけて過剰電流を瞬時に流し、前記第１領域と前
記第２領域との間を溶融アルミで短絡する工程とを含む
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1272883A JP2527049B2 (ja) | 1989-10-20 | 1989-10-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1272883A JP2527049B2 (ja) | 1989-10-20 | 1989-10-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03135028A true JPH03135028A (ja) | 1991-06-10 |
| JP2527049B2 JP2527049B2 (ja) | 1996-08-21 |
Family
ID=17520089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1272883A Expired - Lifetime JP2527049B2 (ja) | 1989-10-20 | 1989-10-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2527049B2 (ja) |
-
1989
- 1989-10-20 JP JP1272883A patent/JP2527049B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2527049B2 (ja) | 1996-08-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05347383A (ja) | 集積回路の製法 | |
| US4260431A (en) | Method of making Schottky barrier diode by ion implantation and impurity diffusion | |
| US5411898A (en) | Method of manufacturing a complementary bipolar transistor | |
| EP0221742B1 (en) | Integrated circuit fabrication process for forming a bipolar transistor having extrinsic base regions | |
| JPH04343434A (ja) | 半導体装置の製造方法 | |
| US6114212A (en) | Methods of fabricating bipolar junction transistors having an increased safe operating area | |
| US5536966A (en) | Retrograde NWell cathode Schottky transistor and fabrication process | |
| JPH08227897A (ja) | 半導体装置およびその製法 | |
| KR100249168B1 (ko) | 반도체소자 제조방법 | |
| JPH03135028A (ja) | 半導体装置の製造方法 | |
| JP2859400B2 (ja) | ゲートターンオフサイリスタの製造方法 | |
| JP2715622B2 (ja) | 集積回路デバイス及びその製造方法 | |
| KR0154307B1 (ko) | 반도체장치의 제조방법 | |
| JPH05283715A (ja) | 高安定ツェナーダイオード | |
| KR100264519B1 (ko) | 바이폴라 트랜지스터 제조방법 | |
| KR0163898B1 (ko) | 싱크-익스트린식 베이스 접합 다이오드 | |
| KR100388212B1 (ko) | 바이폴라접합트랜지스터의제조방법 | |
| KR940007452B1 (ko) | 반도체 장치의 제조방법 | |
| JPH07273127A (ja) | 半導体装置 | |
| JP2002353470A (ja) | 可変容量ダイオード及びその製造方法 | |
| JPS6386425A (ja) | 半導体集積回路装置の製造方法 | |
| JPS584454B2 (ja) | ハンドウタイソウチノセイゾウホウホウ | |
| JPS621260A (ja) | 半導体装置およびその製造方法 | |
| JPS6329585A (ja) | 半導体集積回路装置 | |
| JPH0484438A (ja) | 半導体装置 |