JPH03129452A - デュアル・ポート・メモリのアクセス制御方法 - Google Patents
デュアル・ポート・メモリのアクセス制御方法Info
- Publication number
- JPH03129452A JPH03129452A JP2051970A JP5197090A JPH03129452A JP H03129452 A JPH03129452 A JP H03129452A JP 2051970 A JP2051970 A JP 2051970A JP 5197090 A JP5197090 A JP 5197090A JP H03129452 A JPH03129452 A JP H03129452A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- access signal
- port memory
- access
- dual port
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims description 9
- 230000006870 function Effects 0.000 claims abstract description 23
- 238000006243 chemical reaction Methods 0.000 claims abstract description 14
- 230000009977 dual effect Effects 0.000 claims description 52
- 230000004044 response Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000000630 rising effect Effects 0.000 description 3
- 230000008034 disappearance Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Memory System (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発明はウェイト機能を持つプロセッサ（以下第１の
プロセッサという）と、ウェイト機能を持たないプロセ
ッサ（以下第２のプロセッサという）とが共通のデュア
ル・ポート・メモリを介してデータを授受する際のデュ
アル・ポート・メモリのアクセス制御方法に関する。 なお以下各図において同一の符号は同一もしくは相等部
分を示す。
プロセッサという）と、ウェイト機能を持たないプロセ
ッサ（以下第２のプロセッサという）とが共通のデュア
ル・ポート・メモリを介してデータを授受する際のデュ
アル・ポート・メモリのアクセス制御方法に関する。 なお以下各図において同一の符号は同一もしくは相等部
分を示す。
デュアル・ポート・メモリはその２つのボートから同時
にアクセスできるように構成されているが、２つのボー
トが同一番地をアクセスした場合はデータが壊される恐
れがある。第５図はこのように２つのボートからのアク
セスが重なった場合の両ボートのアクセス信号のタイム
チャートを示す。デュアル・ポート・メモリはまず先着
側のボートのアクセス信号率Ｃ５Ａを受付ける。また後
着側のボートは先着側ボートアクセス信号率Ｃ５Ａが立
上って（つまり消滅して）から、後着側ボートアクセス
信号率Ｃ５Ａが立上る（消滅する）までの時間をある規
定時間１０以上にするとアクセス可能となる。このため
従来、デュアル・ポート・メモリを使う場合は全てウェ
イトａ能のあるプロセッサを用い、後着側のプロセッサ
はウェイト機能により規定時間ｔｏを確保し、双方のボ
ートからのアクセスを可能にしていた。
にアクセスできるように構成されているが、２つのボー
トが同一番地をアクセスした場合はデータが壊される恐
れがある。第５図はこのように２つのボートからのアク
セスが重なった場合の両ボートのアクセス信号のタイム
チャートを示す。デュアル・ポート・メモリはまず先着
側のボートのアクセス信号率Ｃ５Ａを受付ける。また後
着側のボートは先着側ボートアクセス信号率Ｃ５Ａが立
上って（つまり消滅して）から、後着側ボートアクセス
信号率Ｃ５Ａが立上る（消滅する）までの時間をある規
定時間１０以上にするとアクセス可能となる。このため
従来、デュアル・ポート・メモリを使う場合は全てウェ
イトａ能のあるプロセッサを用い、後着側のプロセッサ
はウェイト機能により規定時間ｔｏを確保し、双方のボ
ートからのアクセスを可能にしていた。
しかしながら、従来はウェイト機能を持つ第１のプロセ
ッサにはアクセス可能になるまで信号を保持させること
ができたが、ウェイトａ能を持たない第２のプロセッサ
に関してはそれができないため、デュアル・ポート・メ
モリに第１のプロセッサと第２のプロセッサとを組合せ
使用することができないという問題があった。 そこで、本発明はこのような問題が解消されたデュアル
・ポート・メモリのアクセス制御方法を提供することを
課題とする。
ッサにはアクセス可能になるまで信号を保持させること
ができたが、ウェイトａ能を持たない第２のプロセッサ
に関してはそれができないため、デュアル・ポート・メ
モリに第１のプロセッサと第２のプロセッサとを組合せ
使用することができないという問題があった。 そこで、本発明はこのような問題が解消されたデュアル
・ポート・メモリのアクセス制御方法を提供することを
課題とする。
このような課題を解決するために、本発明は、ウェイト
機能を持つ第１のプロセッサ（１など）とウェイト機能
を持たない第２のプロセッサ（２など）とがデュアル・
ポート・メモリ（４など）の同一アドレス領域をほぼ同
時にアクセスする際のアクセス制御方法において、 前記第１のプロセッサの前記デュアル・ポート・メモリ
に対するアクセス信号（本Ｃ５１など、以下第１のアク
セス信号という）に代わる変換アクセス信号（＊Ｃ５Ｏ
なと）を前記第１のプロセッサに代って前記デュアル・
ポート・メモリに与えるアクセス制御手段（アクセス制
御回路３など）と、前記変換アクセス信号の消滅と同時
に前記デュアル・ポート・メモリからの出力データをラ
ッチするラッチ手段（Ｄフリップフロップ５など）とを
設け、 前記アクセス制御手段は、前記第１のアクセス信号の出
力に応じて適宜に前記変換アクセス信号を出力させ、さ
らに前記変換アクセス信号の出力時点が、前記第２のプ
ロセッサの前記デュアル・ポート・メモリに対するアク
セス信号（本Ｃ５２など、以下第２のアクセス信号とい
う）の出力時点より早いか遅いかに応じて、それぞれ少
なくとも前記第２のアクセス信号が消滅する時点より所
定時間（規定時間ｔｏなど）の経過以前又は経過以後に
前記変換アクセス信号を消滅させると同時に、前記第１
のプロセッサの前記デュアル・ポート・メモリへのデー
タの書込または前記デュアル・ポート・メモリから出力
されるデータの前記ラッチ手段へのラッチを行わせ、前
記第１のプロセッサの前記デュアル・ポート・メモリか
らのデータの読込は前記第１のプロセッサに指令（１！
備完了信号傘ＲＤＹなど）を与えて前記第１のアクセス
信号を消滅させると同時に前記ラッチ手段から行わせる
ようにすることを特徴とする。
機能を持つ第１のプロセッサ（１など）とウェイト機能
を持たない第２のプロセッサ（２など）とがデュアル・
ポート・メモリ（４など）の同一アドレス領域をほぼ同
時にアクセスする際のアクセス制御方法において、 前記第１のプロセッサの前記デュアル・ポート・メモリ
に対するアクセス信号（本Ｃ５１など、以下第１のアク
セス信号という）に代わる変換アクセス信号（＊Ｃ５Ｏ
なと）を前記第１のプロセッサに代って前記デュアル・
ポート・メモリに与えるアクセス制御手段（アクセス制
御回路３など）と、前記変換アクセス信号の消滅と同時
に前記デュアル・ポート・メモリからの出力データをラ
ッチするラッチ手段（Ｄフリップフロップ５など）とを
設け、 前記アクセス制御手段は、前記第１のアクセス信号の出
力に応じて適宜に前記変換アクセス信号を出力させ、さ
らに前記変換アクセス信号の出力時点が、前記第２のプ
ロセッサの前記デュアル・ポート・メモリに対するアク
セス信号（本Ｃ５２など、以下第２のアクセス信号とい
う）の出力時点より早いか遅いかに応じて、それぞれ少
なくとも前記第２のアクセス信号が消滅する時点より所
定時間（規定時間ｔｏなど）の経過以前又は経過以後に
前記変換アクセス信号を消滅させると同時に、前記第１
のプロセッサの前記デュアル・ポート・メモリへのデー
タの書込または前記デュアル・ポート・メモリから出力
されるデータの前記ラッチ手段へのラッチを行わせ、前
記第１のプロセッサの前記デュアル・ポート・メモリか
らのデータの読込は前記第１のプロセッサに指令（１！
備完了信号傘ＲＤＹなど）を与えて前記第１のアクセス
信号を消滅させると同時に前記ラッチ手段から行わせる
ようにすることを特徴とする。
第１．第２のプロセッサがデュアル・ポート・メモリの
同一番地をほぼ同時にアクセスした場合、第２のプロセ
ッサにのみウェイト機能が無いので、第２のプロセッサ
は、第１のプロセッサとは無関係に、第２のプロセンサ
のアクセス信号（以下第２のアクセス信号という）を出
力して（立下げて）から所定時間後にデュアル・ポート
・メモリを読み書きする（具体的にはこの時点に第２の
アクセス信号を消滅させる（立上げる）。従って第１の
プロセッサのアクセス信号（以下第１のアクセス信号と
いう）、従って実際には該アクセス信号の出力に応じて
適宜にデュアル・ポート・メモリへ出力される後述の変
換アクセス信号が第２のアクセス信号より先着であるか
、後着であるかに応じて、それぞれ第１のプロセッサに
関わるデュアル・ポート・メモリの読み書き、従って該
メモリへのアクセス信号の消滅（立上げ）時点を、第２
のアクセス信号の消滅（立上げ）時点より少なくとも前
記の規定時間ｔｏ以上早めるか遅らせる必要がある。 アクセス制御手段は第１のアクセス信号に代えて前記の
条件を満たすタイミングのアクセス信号としての変換ア
クセス信号をデュアル・ポート・メモリに与えて第２の
プロセッサの該メモリに対する正常な読み書き動作を可
能とし、かつ変換アクセス信号の消滅時点にデュアル・
ポート・メモリへの書込みまたはラッチ手段へのラッチ
を行なわせる。 但し第１のアクセス信号、従って変換アクセス信号が先
着した場合、変換アクセス信号の消滅時点には第１のプ
ロセッサのデュアル・ポート・メモリからのデータ読込
みが間に合わぬため、この時点でデュアル・ポート・メ
モリの出力データ（続出データ）を−旦、ラッチ手段に
ラッチして置き、このラッチ後、第１のプロセッサに指
令を与えデュアル・ポート・メモリに影響を与えること
なくラッチ手段のデータを読込むようにする。
同一番地をほぼ同時にアクセスした場合、第２のプロセ
ッサにのみウェイト機能が無いので、第２のプロセッサ
は、第１のプロセッサとは無関係に、第２のプロセンサ
のアクセス信号（以下第２のアクセス信号という）を出
力して（立下げて）から所定時間後にデュアル・ポート
・メモリを読み書きする（具体的にはこの時点に第２の
アクセス信号を消滅させる（立上げる）。従って第１の
プロセッサのアクセス信号（以下第１のアクセス信号と
いう）、従って実際には該アクセス信号の出力に応じて
適宜にデュアル・ポート・メモリへ出力される後述の変
換アクセス信号が第２のアクセス信号より先着であるか
、後着であるかに応じて、それぞれ第１のプロセッサに
関わるデュアル・ポート・メモリの読み書き、従って該
メモリへのアクセス信号の消滅（立上げ）時点を、第２
のアクセス信号の消滅（立上げ）時点より少なくとも前
記の規定時間ｔｏ以上早めるか遅らせる必要がある。 アクセス制御手段は第１のアクセス信号に代えて前記の
条件を満たすタイミングのアクセス信号としての変換ア
クセス信号をデュアル・ポート・メモリに与えて第２の
プロセッサの該メモリに対する正常な読み書き動作を可
能とし、かつ変換アクセス信号の消滅時点にデュアル・
ポート・メモリへの書込みまたはラッチ手段へのラッチ
を行なわせる。 但し第１のアクセス信号、従って変換アクセス信号が先
着した場合、変換アクセス信号の消滅時点には第１のプ
ロセッサのデュアル・ポート・メモリからのデータ読込
みが間に合わぬため、この時点でデュアル・ポート・メ
モリの出力データ（続出データ）を−旦、ラッチ手段に
ラッチして置き、このラッチ後、第１のプロセッサに指
令を与えデュアル・ポート・メモリに影響を与えること
なくラッチ手段のデータを読込むようにする。
以下第１図ないし第４図に基づいて本発明の詳細な説明
する。第１図は本発明の第１の実施例としてのシステム
構成を示すブロック図、第２図。 第３図は第１図の動作説明用のタイムチャートである。 第１図において１はウェイト機能を持つ第１のプロセッ
サ、２はウェイト機能を持たない第２のプロセッサ、４
はプロセッサ１．２によってアクセスされるべきデュア
ル・ポート・メモリ、３は本発明の主体となるアクセス
制御回路である。５は同しくＤフリップフロップでデー
タバスＤＢＯに出力された（読出された）デュアル・ポ
ート・メモリ４の出力データをラッチし、データバスＤ
ＢＩを介しプロセンサ１へ与える役割を持つ。なお６は
データバスＤＢＩ 、 ０８０間に設けられたバッファ
で、プロセッサ１のデュアル・ポート・メモリへの出力
データ（書込みデータ）が入力される。 プロセンサ２の制御信号線としてのアクセス信号（チッ
プセレクト信号ともいう） ＊Ｃ５２、データの（読み
書きの）方向を示すリードイネーブル信号零１’ｌＥ２
およびライトイネーブル信号四Ｅ２、の各信号線並びに
データバスＤＢ２ 、アドレスバスＡＢ２は直接デュア
ル・ポート・メモリ４に接続されている。 アクセス制御回路３はプロセッサ２のクロック信号ＣＬ
Ｋ 、アクセス信号零ＣＳ２を入力しつつ、プロセッサ
１のアクセス信号（チップセレクト信号ともいう） 本
Ｃ５１のタイミングを変換して、デュアル・ポート・メ
モリ４ヘアクセス信号＊Ｃ５Ｏとして与えると共に、プ
ロセッサｌにそのウェイト（待機）状態を解除するため
の準備完了信号型ＲＤＹを与える。 なおプロセッサ】のリードイネーブル信号零１７Ｅ１は
負入力ＮＡＮＤゲー１−Ｇｌを介してデュアル・ポート
・メモリ４からのデータの読出しを指定すると共に、Ｄ
フリップフロップ５を有効化する。またプロセッサ１の
ライトネーブル信号叶Ｅ１は負入力ＮＡＮＯゲートＧ２
を介してデュアル・ポート・メモリ４へのデータの書込
みを指定すると共に、バッファ６を有効化する。 プロセッサ２のアクセス信号零Ｃ３２はブロセ、、す２
の動作クロック信号ＣＬＫの立下りに同期して作られた
２周期分のパルス幅をもった信号である。 第２図はプロセッサのアクセス信号零ｃｓｔに応じて直
ちにデュアル・ポート・メモリ４に与えられるアクセス
信号零Ｃ３Ｏがプロセッサ２のアクセス信号零ＣＳ２よ
り先着した場合のタイムチャートを示す。 この場合、アクセス制御回路３からデュアル・ポート・
メモリ４へ与えるアクセス信号＊Ｃ３Ｏをクロック信号
ＣＬＫの立上りに同期して作られたＩＰＪ期のパルス幅
をもつ信号にする。第２図に示すように、このアクセス
信号零Ｃ３Ｏのアクセス時点（つまり消滅（立上り）時
点）Ｔｌとプロセッサ２のアクセス時点（つまりアクセ
ス信号率ＣＳ２の消滅（立上り）時点）Ｔ３までの時間
ｔＡは第５図の規定時間１０以上を確保され、両ボート
からのアクセスが可能となる。実際にプロセッサ１がア
クセスするのは、アクセス信号率ＣＳＯの立上りエツジ
により発生する準備完了信号率ＲＤＹの°′Ｌ”レベル
検出により、アクセス信号率Ｃ３１が立上る時点Ｔ２で
ある。よってプロセッサ１のデータ読出しは、まずデュ
アル・ポート・メモリ４のアクセス時点ＴＩでＤフリッ
プフロップ５にメモリ４からの出力（読出し）データを
ラッチし、時点Ｔ２で実際にブロセ・ンサｌがＤフリ・
ツブフロ・ツブ５のラッチデータを読出すことによって
行う、他方、プロセッサ１のデュアル・ポート・メモリ
４へのデータの書込みはＴｌの時点ですでにプロセッサ
１の書込みデータは確立しているので、この時点でバッ
ファ６を介しデュアル・ポート・メモリ４へ実際にデー
タを書込む。 第３図はプロセッサ２のデュアル・ポート・メモリ４へ
のアクセス信号率ＣＳ２がプロセッサ１側からのアクセ
ス信号禽ＣＳＯより先着した場合のタイムチャートを示
す、４この場合アクセス信号＊Ｃ３Ｏはアクセス信号＊
ＣＳ２が立上った時点Ｔ４から第５図の規定時間５０以
上の時間ｔＤを確保した後、立上げる。この場合もアク
セス信号率ＣＳＯが先着した場合（第２図）と同様に、
メモリ４からのデータ読出しは、アクセス信号率ＣＳＯ
の立上り時点Ｔ５でメモリ４の出力データをＤフリップ
フロップ５にラッチし、時点Ｔ６でプロセッサ１がクリ
ップフロップ５から実際に読出す。他方、メモリ４への
データ書込みは時点Ｔ５でプロセッサ１がバッファ６を
介しメモリ４に実際に書込む。 またデュアル・ポート・メモリ４への両プロセッサ１．
２からのアクセスが重ならない場合は、アクセス信号率
ＣＳＯが先着した場合と同様のタイミングでアクセスを
行う。 第４図はマルチプロセッサシステムに本発明の方式によ
りウェイト機能のないプロセッサ２（２１〜２ｎ）を組
込んだ場合のブロック図を示す。コモンバスＣＢＯには
共有メモリＣＭ、ウェイト機能を持つプロセッサ１ （
１１，１２〜ＩＮ）が接続され、バス調停回路ＢＡとプ
ロセッサ１１〜ＩＮは共通のコントロールバスＣＢＩに
て接続されており、バス調停回路ＢＡはプロセッサ１
（１１〜ＩＮ）が共有メモリ師を順序よく使用できるよ
うに各プロセッサをコントロールしている。このバス調
停回路ＢＡは通常、ウェイト機能のあるプロセッサのみ
しか制御できないが、本発明によりウェイト機能のない
プロセッサ２１〜２ｎがアクセス制御回路３（３１〜３
ｎ）とデュアル・ポート・メモリ４（４１〜４ｎ）を介
してプロセッサ１１〜ＩＮとのデータの授受が可能とな
る。
する。第１図は本発明の第１の実施例としてのシステム
構成を示すブロック図、第２図。 第３図は第１図の動作説明用のタイムチャートである。 第１図において１はウェイト機能を持つ第１のプロセッ
サ、２はウェイト機能を持たない第２のプロセッサ、４
はプロセッサ１．２によってアクセスされるべきデュア
ル・ポート・メモリ、３は本発明の主体となるアクセス
制御回路である。５は同しくＤフリップフロップでデー
タバスＤＢＯに出力された（読出された）デュアル・ポ
ート・メモリ４の出力データをラッチし、データバスＤ
ＢＩを介しプロセンサ１へ与える役割を持つ。なお６は
データバスＤＢＩ 、 ０８０間に設けられたバッファ
で、プロセッサ１のデュアル・ポート・メモリへの出力
データ（書込みデータ）が入力される。 プロセンサ２の制御信号線としてのアクセス信号（チッ
プセレクト信号ともいう） ＊Ｃ５２、データの（読み
書きの）方向を示すリードイネーブル信号零１’ｌＥ２
およびライトイネーブル信号四Ｅ２、の各信号線並びに
データバスＤＢ２ 、アドレスバスＡＢ２は直接デュア
ル・ポート・メモリ４に接続されている。 アクセス制御回路３はプロセッサ２のクロック信号ＣＬ
Ｋ 、アクセス信号零ＣＳ２を入力しつつ、プロセッサ
１のアクセス信号（チップセレクト信号ともいう） 本
Ｃ５１のタイミングを変換して、デュアル・ポート・メ
モリ４ヘアクセス信号＊Ｃ５Ｏとして与えると共に、プ
ロセッサｌにそのウェイト（待機）状態を解除するため
の準備完了信号型ＲＤＹを与える。 なおプロセッサ】のリードイネーブル信号零１７Ｅ１は
負入力ＮＡＮＤゲー１−Ｇｌを介してデュアル・ポート
・メモリ４からのデータの読出しを指定すると共に、Ｄ
フリップフロップ５を有効化する。またプロセッサ１の
ライトネーブル信号叶Ｅ１は負入力ＮＡＮＯゲートＧ２
を介してデュアル・ポート・メモリ４へのデータの書込
みを指定すると共に、バッファ６を有効化する。 プロセッサ２のアクセス信号零Ｃ３２はブロセ、、す２
の動作クロック信号ＣＬＫの立下りに同期して作られた
２周期分のパルス幅をもった信号である。 第２図はプロセッサのアクセス信号零ｃｓｔに応じて直
ちにデュアル・ポート・メモリ４に与えられるアクセス
信号零Ｃ３Ｏがプロセッサ２のアクセス信号零ＣＳ２よ
り先着した場合のタイムチャートを示す。 この場合、アクセス制御回路３からデュアル・ポート・
メモリ４へ与えるアクセス信号＊Ｃ３Ｏをクロック信号
ＣＬＫの立上りに同期して作られたＩＰＪ期のパルス幅
をもつ信号にする。第２図に示すように、このアクセス
信号零Ｃ３Ｏのアクセス時点（つまり消滅（立上り）時
点）Ｔｌとプロセッサ２のアクセス時点（つまりアクセ
ス信号率ＣＳ２の消滅（立上り）時点）Ｔ３までの時間
ｔＡは第５図の規定時間１０以上を確保され、両ボート
からのアクセスが可能となる。実際にプロセッサ１がア
クセスするのは、アクセス信号率ＣＳＯの立上りエツジ
により発生する準備完了信号率ＲＤＹの°′Ｌ”レベル
検出により、アクセス信号率Ｃ３１が立上る時点Ｔ２で
ある。よってプロセッサ１のデータ読出しは、まずデュ
アル・ポート・メモリ４のアクセス時点ＴＩでＤフリッ
プフロップ５にメモリ４からの出力（読出し）データを
ラッチし、時点Ｔ２で実際にブロセ・ンサｌがＤフリ・
ツブフロ・ツブ５のラッチデータを読出すことによって
行う、他方、プロセッサ１のデュアル・ポート・メモリ
４へのデータの書込みはＴｌの時点ですでにプロセッサ
１の書込みデータは確立しているので、この時点でバッ
ファ６を介しデュアル・ポート・メモリ４へ実際にデー
タを書込む。 第３図はプロセッサ２のデュアル・ポート・メモリ４へ
のアクセス信号率ＣＳ２がプロセッサ１側からのアクセ
ス信号禽ＣＳＯより先着した場合のタイムチャートを示
す、４この場合アクセス信号＊Ｃ３Ｏはアクセス信号＊
ＣＳ２が立上った時点Ｔ４から第５図の規定時間５０以
上の時間ｔＤを確保した後、立上げる。この場合もアク
セス信号率ＣＳＯが先着した場合（第２図）と同様に、
メモリ４からのデータ読出しは、アクセス信号率ＣＳＯ
の立上り時点Ｔ５でメモリ４の出力データをＤフリップ
フロップ５にラッチし、時点Ｔ６でプロセッサ１がクリ
ップフロップ５から実際に読出す。他方、メモリ４への
データ書込みは時点Ｔ５でプロセッサ１がバッファ６を
介しメモリ４に実際に書込む。 またデュアル・ポート・メモリ４への両プロセッサ１．
２からのアクセスが重ならない場合は、アクセス信号率
ＣＳＯが先着した場合と同様のタイミングでアクセスを
行う。 第４図はマルチプロセッサシステムに本発明の方式によ
りウェイト機能のないプロセッサ２（２１〜２ｎ）を組
込んだ場合のブロック図を示す。コモンバスＣＢＯには
共有メモリＣＭ、ウェイト機能を持つプロセッサ１ （
１１，１２〜ＩＮ）が接続され、バス調停回路ＢＡとプ
ロセッサ１１〜ＩＮは共通のコントロールバスＣＢＩに
て接続されており、バス調停回路ＢＡはプロセッサ１
（１１〜ＩＮ）が共有メモリ師を順序よく使用できるよ
うに各プロセッサをコントロールしている。このバス調
停回路ＢＡは通常、ウェイト機能のあるプロセッサのみ
しか制御できないが、本発明によりウェイト機能のない
プロセッサ２１〜２ｎがアクセス制御回路３（３１〜３
ｎ）とデュアル・ポート・メモリ４（４１〜４ｎ）を介
してプロセッサ１１〜ＩＮとのデータの授受が可能とな
る。
本発明によれば、ウェイトａ能を持つプロセッサｌとウ
ェイト機能を持たないプロセッサ２とがデュアル・ポー
ト・メモリ４の同一アドレス領域をほぼ同時にアクセス
する際のアクセス制御方法において、 プロセッサ１のデュアル・ポート・メモリ４に対するア
クセス信号率Ｃ３１に代わる変換アクセス信号率Ｃ５Ｏ
を前記プロセンサＩに代ってデュアル・ポート・メモリ
４に与えるアクセス制御回路３と、変換アクセス信号＊
ＣＳＯの削減と同時にデュアル・ポート・メモリ４から
の出力データをラッチするＤフリップフロップ５とを設
け、 アクセス制御回路３は、アクセス信号率ＣＳ１の出力に
応じて適宜に変換アクセス信号率ＣＳＯを出力させ、さ
らに変換アクセス信号率Ｃ５Ｏの出力時点が、プロセッ
サ２のデュアル・ポート・メモリ４に対するアクセス信
号率ＣＳ２の出力時点より早いか遅いかに応じて、それ
ぞれ少なくともアクセス信号率ＣＳ２が消滅する時点よ
り規定時間１０の経過以前又は経過以後に変換アクセス
信号率Ｃ５Ｏを消滅させると同時に、プロセッサ１のデ
ュアル・ポート・メモリ４へのデータの書込またはデュ
アル・ポート・メモリ４から出力されるデータのＤフリ
ップフロップ５へのラッチを行わせ、プロセッサ１のデ
ュアル・ポート・メモリ４からのデータのＳ売込はプロ
セッサ１に準備完了信号＊ＲＤＹを与えてアクセス信号
率ｃｓ１を消滅させると同時にＤフリップフロッゾ５よ
り行わせるようにしたので、ウェイト機能のあるプロセ
ッサとこれを持たないプロセッサ間のデータ授受をデュ
アル・ポート・メモリを介して行うことができる。
ェイト機能を持たないプロセッサ２とがデュアル・ポー
ト・メモリ４の同一アドレス領域をほぼ同時にアクセス
する際のアクセス制御方法において、 プロセッサ１のデュアル・ポート・メモリ４に対するア
クセス信号率Ｃ３１に代わる変換アクセス信号率Ｃ５Ｏ
を前記プロセンサＩに代ってデュアル・ポート・メモリ
４に与えるアクセス制御回路３と、変換アクセス信号＊
ＣＳＯの削減と同時にデュアル・ポート・メモリ４から
の出力データをラッチするＤフリップフロップ５とを設
け、 アクセス制御回路３は、アクセス信号率ＣＳ１の出力に
応じて適宜に変換アクセス信号率ＣＳＯを出力させ、さ
らに変換アクセス信号率Ｃ５Ｏの出力時点が、プロセッ
サ２のデュアル・ポート・メモリ４に対するアクセス信
号率ＣＳ２の出力時点より早いか遅いかに応じて、それ
ぞれ少なくともアクセス信号率ＣＳ２が消滅する時点よ
り規定時間１０の経過以前又は経過以後に変換アクセス
信号率Ｃ５Ｏを消滅させると同時に、プロセッサ１のデ
ュアル・ポート・メモリ４へのデータの書込またはデュ
アル・ポート・メモリ４から出力されるデータのＤフリ
ップフロップ５へのラッチを行わせ、プロセッサ１のデ
ュアル・ポート・メモリ４からのデータのＳ売込はプロ
セッサ１に準備完了信号＊ＲＤＹを与えてアクセス信号
率ｃｓ１を消滅させると同時にＤフリップフロッゾ５よ
り行わせるようにしたので、ウェイト機能のあるプロセ
ッサとこれを持たないプロセッサ間のデータ授受をデュ
アル・ポート・メモリを介して行うことができる。
第１図はこの発明の第１の実施例としてのシステム構成
を示すブロック図、 第２図、第３図は第１図の動作説明用のタイムチャート
、 第４図は本発明の第２の実施例としてのマルチプロセッ
サシステムの構成を示すブロック図、第５図はデュアル
・ポート・メモリのアクセス条件を示すタイムチャート
である。 １．２：プロセッサ、３：アクセス制御回路、４：デュ
アル・ポート・メモリ、
を示すブロック図、 第２図、第３図は第１図の動作説明用のタイムチャート
、 第４図は本発明の第２の実施例としてのマルチプロセッ
サシステムの構成を示すブロック図、第５図はデュアル
・ポート・メモリのアクセス条件を示すタイムチャート
である。 １．２：プロセッサ、３：アクセス制御回路、４：デュ
アル・ポート・メモリ、
Claims (1)
- 【特許請求の範囲】 １）ウェイト機能を持つ第１のプロセッサとウェイト機
能を持たない第２のプロセッサとがデュアル・ポート・
メモリの同一アドレス領域をほぼ同時にアクセスする際
のアクセス制御方法において、前記第１のプロセッサの
前記デュアル・ポート・メモリに対するアクセス信号（
以下第１のアクセス信号という）に代わる変換アクセス
信号を前記第１のプロセッサに代って前記デュアル・ポ
ート・メモリに与えるアクセス制御手段と、 前記変換アクセス信号の消滅と同時に前記デュアル・ポ
ート・メモリからの出力データをラッチするラッチ手段
とを設け、 前記アクセス制御手段は、前記第１のアクセス信号の出
力に応じて適宜に前記変換アクセス信号を出力させ、さ
らに前記変換アクセス信号の出力時点が、前記第２のプ
ロセッサの前記デュアル・ポート・メモリに対するアク
セス信号（以下第２のアクセス信号という）の出力時点
より早いか遅いかに応じて、それぞれ少なくとも前記第
２のアクセス信号が消滅する時点より所定時間の経過以
前又は経過以後に前記変換アクセス信号を消滅させると
同時に、前記第１のプロセッサの前記デュアル・ポート
・メモリへのデータの書込または前記デュアル・ポート
・メモリから出力されるデータの前記ラッチ手段へのラ
ッチを行わせ、前記第１のプロセッサの前記デュアル・
ポート・メモリからのデータの読込は前記第１のプロセ
ッサに指令を与えて前記第１のアクセス信号を消滅させ
ると同時に前記ラッチ手段から行わせるようにしたこと
を特徴とするデュアル・ポート・メモリのアクセス制御
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17165689 | 1989-07-03 | ||
| JP1-171656 | 1989-07-03 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03129452A true JPH03129452A (ja) | 1991-06-03 |
Family
ID=15927261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2051970A Pending JPH03129452A (ja) | 1989-07-03 | 1990-03-03 | デュアル・ポート・メモリのアクセス制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03129452A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007316880A (ja) * | 2006-05-25 | 2007-12-06 | Meidensha Corp | デュアルポートメモリのアクセス権調停方式 |
-
1990
- 1990-03-03 JP JP2051970A patent/JPH03129452A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007316880A (ja) * | 2006-05-25 | 2007-12-06 | Meidensha Corp | デュアルポートメモリのアクセス権調停方式 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4282572A (en) | Multiprocessor memory access system | |
| US5274795A (en) | Peripheral I/O bus and programmable bus interface for computer data acquisition | |
| US6415361B1 (en) | Apparatus for controlling cache by using dual-port transaction buffers | |
| US5146572A (en) | Multiple data format interface | |
| JP2591502B2 (ja) | 情報処理システムおよびそのバス調停方式 | |
| JPH03129452A (ja) | デュアル・ポート・メモリのアクセス制御方法 | |
| JPH08241199A (ja) | データ処理システム | |
| JP2003157670A (ja) | 記憶装置、該記憶装置の制御方法、該記憶装置を含む半導体装置および該記憶装置を含む情報処理装置 | |
| JPS59195728A (ja) | デ−タ処理装置 | |
| JP3057754B2 (ja) | メモリ回路および分散処理システム | |
| JPS6059462A (ja) | 双方向デ−タ・バスのパイプライン・アクセス・メモリ | |
| JP2822414B2 (ja) | デュアルポートメモリ | |
| JPS6068461A (ja) | メモリ多重アクセス装置 | |
| JPH02211571A (ja) | 情報処理装置 | |
| KR870001937Y1 (ko) | 멀티 버스를 사용한 컴퓨터에서의 ilbx를 이용한 듀얼포트 시스템 | |
| JP2585852B2 (ja) | バッファ制御方式 | |
| JPS5821734B2 (ja) | ダイレクトメモリアクセス制御方式 | |
| JP2595808B2 (ja) | 分散処理用メモリ装置 | |
| JPS6385955A (ja) | ダイレクトメモリアクセス転送制御装置 | |
| JPH09259074A (ja) | メモリーアクセス回路 | |
| JPS6086656A (ja) | プロセツサ間インタフエ−ス回路 | |
| JPH01248261A (ja) | デュアルポートメモリにおけるメモリアクセス制御回路 | |
| JPS61234447A (ja) | バス獲得制御装置 | |
| JPH05307518A (ja) | マイクロプロセッサ用バスインタフェースバッファ | |
| JPS5999522A (ja) | 入出力制御方式 |