JPH05265843A

JPH05265843A - 入出力独立メモリのアクセス制御方式

Info

Publication number: JPH05265843A
Application number: JP6402292A
Authority: JP
Inventors: Yuzo Sasaki; 雄三佐々木
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-03-19
Filing date: 1992-03-19
Publication date: 1993-10-15

Abstract

(57)【要約】【目的】入出力が独立したエラスティックメモリ（Ｅ
Ｓ）等のメモリのアクセス制御に関し、書込および読出
のアクセス制御を確実に行いその入出力動作を保証す
る。【構成】入出力独立型のメモリに対して、入力側と出
力側とで位相の比較を行うために位相比較回路２を設
け、この位相比較回路２からの比較結果に基づいて選択
回路４を制御し、遅延回路３からの出力を選択的にメモ
リ１の入力側にに与えるようにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入出力が独立したエラ
スティックメモリ（ＥＳ）等のメモリのアクセス制御に
適用して有効な技術に関する。

【０００２】

【従来の技術】装置間でデータ転送を行う場合、一般的
には受信装置側の位相に送信装置側の位相が乗り込むた
めに、データを一次蓄積するためのに書込動作と読込動
作とを同時に行うことの可能なエラスティックメモリ
（ＥＳ：エラスティックストア）を用いることが知られ
ている。

【０００３】しかし、エラスティックメモリ（ＥＳ）は
同一のアドレスに対して読出と書込とを同時に行った場
合にはその動作は保証されなくなる。すなわち、読み出
したデータが書込動作により更新されたものなのか以前
のままのものであるかが不確定となるからである。

【０００４】したがって、何らかの同時アクセスを回避
する手段を講じる必要が出てくる。この解決手段とし
て、図２に示すように、たとえばシステムに単一のクロ
ッック供給装置（ＤＣＳ）を設け、ここからの基準位相
を基にして各装置（同図では第１装置と第２装置）の入
出力タイミングを統一的に制御する技術が提案されてい
る。

【０００５】

【発明が解決しようとする課題】ところが、前記のよう
にクロック供給装置（ＤＣＳ）を用いた場合において
も、図３に示すように、光ケーブル等を用いて前記クロ
ック供給装置（ＤＣＳ）に対して対向装置（ＲＴ：遠隔
端末）が遠隔位置に設置されている場合、遠隔端末（Ｒ
Ｔ）から端末装置までの信号の伝播遅延が生じるため、
エラスティックメモリ（ＥＳ）（ＥＳ）への書込側（Ｗ
Ｒ）と読出側（ＲＲ）の位相変化は不定となり、クロッ
ク供給装置（ＤＣＳ）による位相管理が不可能となる。
すなわち、伝播遅延があまりにも大きい場合、クロック
供給装置（ＤＣＳ）に基づく位相差吸収範囲を超えて書
込データの到着が遅れてしまい、結果的にメモリ１に対
する双方向からの同時アクセスが生じてしまう等の問題
を生じていた。

【０００６】本発明は前記課題に鑑みてなされたもので
あり、その目的は、入出力独立型のメモリにおいて書込
および読出のアクセス制御を確実に行いその入出力動作
を保証できる技術を提供することにある。

【０００７】

【課題を解決するための手段】本発明は、入出力独立型
のメモリ１に対して、入力側と出力側とで位相の比較を
行うために位相比較回路２を設け、この位相比較回路２
からの比較結果に基づいて選択回路４を制御し、遅延回
路３からの出力を選択的にメモリ１の入力側にに与える
ようにした。

【０００８】

【作用】本発明によれば、図１に示したように入力側と
出力側との位相を常に監視し、両位相が接近した場合に
は選択回路４に対して遅延回路３のより遅い側の遅デー
タ出力をメモリ１に与えるように制御する。

【０００９】これによって、長い伝送路を有する遠隔端
末（ＲＴ）等のように伝播遅延が大きく、クロック供給
装置（ＤＣＳ）では位相差を吸収できないような場合に
も、位相の接近による入力側と出力側との同時アクセス
が回避され、メモリ１へのアクセス動作が保証される。

【００１０】

【実施例】図４は、本発明のメモリの制御機構を示すブ
ロック図である。同図に示すように、エラスティックメ
モリ（ＥＳ）は双方向の一方に書込ポ−ト、他方に読出
ポートを有する入出力独立型のメモリ（１）であり、書
込ポートはフレーム信号を入力するためのＷＲ端子，デ
ータを入力するためのＷＤ端子およびクロックを入力す
るためのＷＣＫ端子とで構成され、読出ポートは読出デ
ータの位置を規定するＲＲ端子，データを読み出すＲＤ
端子，読出クロックＲＣＫ端子とで構成されている。

【００１１】エラスティックメモリ（ＥＳ）の前段（書
込側）にはシフトレジスタ（ＳＦＲ）からなる遅延回路
３と、選択回路４とが配置されており、後段（読出側）
には位相比較回路２とタイミング発生回路１０とが配置
されている。

【００１２】次に、図５を用いてエラスティックメモリ
（ＥＳ）の書込制御機構についてさらに詳しく説明す
る。入力信号の”Ｄ”はデータ信号、”Ｆ”はフレ−ム
信号、”Ｃ”はクロック信号である。これらの信号はレ
シーバ７を通じてラッチ回路８に入力される。フレーム
信号”Ｆ”は、ＥＳ内のライトアクセス発生回路のリセ
ット信号に使用されるものであり、入力データの先頭、
すなわち０番地（Ｄ０）に書き込まれるデータの位相を
示す信号である。

【００１３】前記ラッチ回路８により１クロック分ラッ
チされたデータ信号”Ｄ”とフレーム信号”Ｆ”は、遅
延回路３としてのシフトレジスタ（ＳＦＲ）に入力され
る。シフトレジスタ（ＳＦＲ）は、本実施例の場合、８
ビット構成のシフトレジスタ（ＳＦＲ）であり、選択回
路４であるセレクタ（ＳＥＬ）に対してその”０”ビッ
ト目と”７”ビット目とが出力される構成となってい
る。すなわち、”０”ビット目を選択するか”７”ビッ
ト目を選択するかによって７クロック分の位相が異なる
データ信号を得ることが可能となっている。

【００１４】セレクタ（ＳＥＬ）は位相比較回路２から
の制御信号”Ｓ”により前記シフトレジスタ（ＳＦＲ）
からの二つの出力（”０”ビット目または”７”ビット
目）を選択的にエラスティックメモリ（ＥＳ）に出力す
る機能を有している。

【００１５】位相比較回路２は、比較素子５である論理
積ゲート（ＡＮＤ）と、選択制御装置６を構成する第１
フリップフロップ（ＦＦ１）および第２フリップフロッ
プ（ＦＦ２）とで構成されている。

【００１６】２入力の前記論理積ゲート（ＡＮＤ）の一
方の入力は比較パルスであり、この比較パルスはエラス
ティックメモリ（ＥＳ）の読出側のＲＲ端子、すなわち
読出側のフレーム信号に基づいて図４に示したタイミン
グ発生回路１０によって生成される。

【００１７】論理積ゲート（ＡＮＤ）の他方の入力は書
込側のフレ−ム信号をリタイミングした信号の逆極性信
号である。したがって、比較パルスが入力されている間
にフレ−ム信号”Ｆ”の入力があった場合、すなわち位
相接近があった場合には、第１フリップフロップ（ＦＦ
１）にセット信号（−Ｓ）が入力され、そのＱ出力よ
り”Ｈ”信号（エラＦＦ信号）が出力される。この”
Ｈ”信号は第２フリップフロップ（ＦＦ２）のＤ入力に
入力される。そして第２フリップフロップ（ＦＦ２）で
は、チェッククロック信号の立ち上がりエッジに同期し
てセレクタ（ＳＥＬ）への入力信号を出力する。すなわ
ち、この第２フリップフロップ（ＦＦ２）からのＱ出力
がセレクタ（ＳＥＬ）の選択制御信号Ｓとして機能す
る。

【００１８】なお、前記第２フリップフロップ（ＦＦ
２）のＣＫ端子に入力されるチェッククロック信号も図
４に示したタイミング発生回路１０によって生成され
る。図６は、本実施例の制御タイミングを示している。

【００１９】まず、禁止領域の前縁で位相接近を検出し
た場合について説明する。読出側のフレ−ム信号（Ｒ
Ｒ）に基づいて生成された比較パルスが”Ｈ”の状態に
おいて、図中Ｔ１のタイミングで入力データ（Ｄ０）が
本装置に入力された場合、この信号はラッチ回路８で１
クロック分ラッチされたされた後（Ｔ１＋１）、シフト
レジスタ（ＳＦＲ）のデータ入力（Ｄｉ）に送出され
る。

【００２０】シフトレジスタ（ＳＦＲ）は８ビット構成
であるので、前述のように出力Ｑ０とＱ７とでは７ビッ
トの位相差がある。通常の状態ではセレクタ（ＳＥＬ）
は前記シフトレジスタ（ＳＦＲ）の出力Ｑ０側を選択し
ており、この出力Ｑ０（Ｔ１＋１）がそのままデータと
してエラスティックメモリ（ＥＳ）に入力される。この
とき、フレーム信号”Ｆ”は前記入力データの先頭デー
タＤ０に同期してエラスティックメモリ（ＥＳ）に入力
される。

【００２１】しかし、本実施例の場合、位相比較回路２
からの制御信号によりセレクタ（ＳＥＬ）は前記シフト
レジスタ（ＳＦＲ）の出力Ｑ１側を選択しているため、
前記通常の場合のエラスティックメモリ（ＥＳ）へのデ
ータ出力Ｑ０よりも７ビット分遅れて（Ｔ１＋８のタイ
ミング）でメモリ１に出力される（Ｑ１）。

【００２２】一方、位相接近が禁止領域の後縁で（Ｔ２
のタイミング）検出された場合、ラッチ回路８からの出
力はＴ２＋１のタイミングとなり、セレクタ（ＳＥＬ）
からの出力はＴ２＋８のタイミングとなる。

【００２３】本実施例では、８ビット構成のシフトレジ
スタ（ＳＦＲ）の先頭ビットＱ０と末尾ビットＱ７とを
選択的に出力することでエラスティックメモリ（ＥＳ）
へのデ−タ入力タイミングをシフトさせているが、シフ
ト量はかならずしも前記７ビット（７クロック分）であ
る必要はなく、禁止領域を回避できるシフト量であれば
これよりも大きくても少なくてもよい。

【００２４】また、遅延回路４を構成する手段として
は、前記シフトレジスタ（ＳＦＲ）に限らず、カウンタ
およびメモリで構成してもよい。以上のように、本実施
例では、複雑なハードウエアを追加することなく、この
種のメモリにおける確実なアクセス制御を実現できる。

【００２５】

【発明の効果】本発明によれば、入出力独立型のメモリ
において書込および読出のアクセス制御を確実に行うこ
とができる。

【図面の簡単な説明】

【図１】本発明の原理図

【図２】エラスティックメモリ（ＥＳ）を説明するため
のシステム構成図

【図３】エラスティックメモリ（ＥＳ）を説明するため
のシステム構成図

【図４】本実施例のメモリ制御機構の全体を示すブロッ
ク図

【図５】実施例のメモリ制御機構の要部を示すブロック
図

【図６】実施例の制御動作を示すタイミング図

【符号の説明】

１・・メモリ２・・位相比較回路３・・遅延回路４・・選択回路５・・比較素子６・・選択制御装置７・・レシーバ８・・ラッチ回路１０・・タイミング発生回路ＳＦＲ・・シフトレジスタＳＥＬ・・セレクタＤＣＳ・・クロック供給装置ＡＮＤ・・論理積ゲート

Claims

【特許請求の範囲】

【請求項１】データ読込ポートと、このデータ読込ポ
ートとは独立してアクセスが可能なデータ出力ポートと
を備えたメモリ（１）において、入力側と出力側とで位相の比較を行う位相比較回路
（２）と、データ入力のサイクルを遅延させる遅延回路（３）と、遅延回路（３）からの遅延度の異なる信号を選択的に前
記メモリ（１）に与える選択回路（４）とからなり、前記位相比較回路（２）により入力側と出力側との位相
の接近が検出された場合には、前記選択回路（４）は前
記遅延回路（３）からの遅延度の異なる信号を出力し
て、データ入力のタイミングをずらして前記メモリ
（１）への書込を行うことを特徴とする入出力独立メモ
リのアクセス制御方式。
【請求項２】前記位相比較回路（２）は、出力側のフ
レーム信号から生成した比較パルスと入力側のクロック
とを比較する比較素子（５）と、比較素子（５）の出力
に基づいて前記選択回路（４）への選択制御信号を出力
する選択制御装置（６）とからなることを特徴とする請
求項１記載の入出力独立メモリのアクセス制御方式。
【請求項３】前記遅延回路（３）はシフトレジスタ
（ＳＦＲ）であり、前記選択回路（４）は前記シフトレ
ジスタ（ＳＦＲ）からの先頭近傍のビットからの出力
と、後尾近傍のビットからの出力とを選択的に出力する
セレクタ（ＳＥＬ）であることを特徴とする請求項１記
載の入出力独立メモリのアクセス制御方式。