JPH03117215A - デイジタル・アナログ変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、ディジタル・アナログ変換器（Ｄ、　ＡＣ）
を共通バイポーラ（正及び負の両方の）動作モードで使
用する際の信号対雑音比を向上させることにより、その
絶対精度を向上させるためのＤＡＣ回路構成に関するも
のである。

［従来の技術］ 組み合わせて１ユニツトとして使用する複数のＤＡＣの
１つの用途は、ディジタル・ワードを上位及び下位のデ
イジット・セットに分解することによりディジタル・ワ
ードの処理を向上させ、共通抵抗ラダー（すなわち、マ
ルチタップ・ポテンシオメータ）によって分割された電
圧を使って別々のＤＡＣで各デイジット・セットを処理
することである。

たとえば、米国特許第４１９８６２２号は、抵抗ラダー
及びスイッチング・ツリーを備えた基準電位源の両端間
に直列に結合した２台のディジタル・アナログ変換器を
開示している。ディジタル・ワードは２つの部分に分割
される。各部分は１つのスイッチング・ツリーを動作さ
せる。米国特許第４１９８Ｅ３２２号の第４図、第４ａ
図及び第５図には、上位２ピツトから下位２ビツトが差
し引かれるように、バッファ９３と反対に接続された出
力線８４及び９１を有する、２つの２ビツトＤＡＣを備
えた単一抵抗ラダーを使用する回路が示されている。１
つの基準と共通スイッチング・ツリーが使用されている
ので、雑音の利得は得られない。Ｖｒｅｆ及びアースが
抵抗ラダーの両端間に使用されているので、ユニポーラ
出力のみが得られる。バイポーラ動作を得るには、オフ
セット基準を使用しなければならず、雑音を増大させる
ことになる。米国特許第４１９８Ｅ３２２号の主な目的
は、それ以前のＤＡＣよりも部品を減らすことである。

この特許での減算は、実際には２つのＤＡＣの間で範囲
を区分することである。この特許の手法におけるアーキ
テクチャに関しては加算または減算のいずれかを使用す
ることができるように見える。

米国特許第４４９４１０７号に、もう１つの手法が教示
されている。この特許では２つのディジタル・ワードを
変換する変換器について記載されている。ラダー・ネッ
トワークが差動増幅器のプラス（＋）入力に接続され、
もう１組のディジタル入力が同じ差動増幅器のマイナス
（−）入力に接続されている。この特許の特許請求の範
囲から、２つのラダーへの入力が、一方のラダーへ向か
うディジタル・ワードの第１の部分と、その最大値が、
ディジタル・ワードの第１の部分における最小の変化よ
りもわずかに小さいディジタル・ワードの第２の部分で
あることは明らかである。要するに、２つのＤＡＣと増
幅器が単一の回路として統合される。

複数部分に分割されたディジタル・ワードを使用するた
めのシステムのもう１つの例は、米国特許第４５０３４
２１号に記載されている。このシステムは、一方の入力
ディジタル信号から２つの異なるディジタル・ワード（
たとえば、元のディジタル信号の最上位ビットと１つま
たは複数のサブセット）を生成する。これらの新しいデ
ィジタル信号が少なくとも２つのＤＡＣに印加され、各
ＤＡＣの出力が加算されてシステム全体の出力を発生す
る。

サブレンジング 複数のＤＡＣのもう１つの用途は、米国特許第４４３０
８４２号に記載された独得な形の変換方法に関わるサブ
レンジングである。この特許ではサブレンジングを用い
て精度を向上させ、オフセットを使用してｆ′ＯＩｖと
１″の間の遷移で生じるエラーの中間領域での主な遷移
効果を移動させ、減少させている。

乙上玉員叉星 第２調波の除去は、複数のＤＡＣを異なる方法で使用す
ることにより実現することができる。

米国特許第４５４２３７１号は、第２調波を除去するた
めに２つのＤＡＣを使用したパルス幅変調について記載
している。２つのパルス幅信号形成回路があいまって、
２つのパルス幅信号形成回路のうち２番目の回路に先行
する、相補ディジタル・データをもたらす相補回路と共
に動作する。相補出力が混合回路のプラス（＋）及びマ
イナス（−）入力にそれぞれ供給され、次に出力がろ波
されて、ディジタル信号をアナログ信号に平滑化する。

上記の回路全体を含むＤＡＣはただ１つである。

ディジタルＴＶ　　のビンボンＤＡＣ ＤＡＣ出力が急激に変化すると、ＴＶ受像機にとって破
壊的なものになる得るスイッチング過渡現象を生じる可
能性がある。この問題を解決するための全く異なるもう
１つの設計が、米国特許第４５９１８３２号に記載され
ている。このシステムはＤＡＣに対する２つの並列入力
を交互に使用して、１つのＤＡＣが信号を更新できるよ
りも速く、非常に急速にデータをアナログ加算回路に入
力する。この特許は、２つのＤＡＣがピンポン方式で動
作して、それらの出力が直線的に加算されると述べてい
る。この特許は、この設計によりスイッチング過渡現象
及びＤＣオフセットの問題がなくなると述べている。

通常のＤＡＣは、電流の２進結合で重み付けされたアナ
ログ電流出力を含んでいる。バイポーラ・モードでは、
内部固定オフセット電流源を使用して、出力をユニポー
ラ・モードからバイポーラ・モードに変える。

各電流源の雑音はその電流源からの電流の太きさと共に
増大する。±１ｍＡの出力でバイポーラ・モードで動作
するＤＡＣは、合計２ｍＡの出力電流を発生する一組の
電流源と、−１ｍＡの出力電流を存する固定オフセット
電流源とから構成される。したがって、ＤＡＣの出力は
、その電流振幅は１ｍＡの電流源と大きさが同等である
が、雑音振幅が２ｍＡの電流源よりも大きくなる。この
劣った信号対雑音比により精度が低下する。

亙Ｉ亙亙Ｉ藍 本発明に関連して以下に説明するような、ＤＡＣを使っ
て、バイポーラ・モードで動作する間に、雑音を減少さ
せる方法が一般に使用されている。

このバイポーラ法はしばしば符号絶対値法と呼ばれるが
、この方法では、２つのＤＡＣの一方だけがユニポーラ
・モードで使用される。特定の時点で正の出力が必要と
されるか、それとも負の出力が必要とされるかによって
、ＤＡＣの出力電圧が反転増幅器または非反転増幅器の
いずれかに切り換えられる。たとえば、ＤＡＣをユニポ
ーラ・モードで使用するとき、反対の極性を得るには、
反対極性が必要とされるときにＤＡＣ出力を反転させる
。

符号絶対値法は非常に良い雑音値をもたらすが、重大な
欠点を有する。ＤＡＣまたは電流電圧変換増幅器の零出
力オフセット電流がＯからずれるとき、最終出力オフセ
ット電流は、出力極性が切り換えられたときに極性を変
化させる。したがって、出力電圧（電流）の一方の極性
から他方の極性への遷移点で、オフセット電圧の２倍に
等しい最終出力電圧の不連続が生じる。言い換えると、
ＤＡＣの零値における正のオフセットは一方の極性で正
のシフトを生じるが、出力が反対の極性に反転されたと
きは負のシフトを生じる。

その回路設計を使用する結果、ＤＡＣの出力電流が一方
の極性から他方の極性に変わるとき、オフセット電流の
振幅の２倍の不連続が生じる。この形式の不連続から生
じるエラーは一般に訂正不能であり、大部分の応用分野
で重大な問題を引き起こすことになる。

バイポーラ・モードで現在のディジタル・アナログ変換
器ＣＤＡＣ）を通常通り使用すると、抵抗をＤＡＣの出
力から基準電圧に接続することにより、基本的にユニポ
ーラであるＤＡＣの出力が相殺され、ＤＡＣのフルスケ
ール電流出力の半分に等しくかつ向きが反対のオフセッ
ト電流が発生する。演算増幅器の出力電圧は、合成オフ
セット及びＤＡＣの電流とフィードバック抵抗Ｒ１の積
に等しくかつ向きが反対である。

ＤＡＣ回路 第３図を参照すると、従来技術の形のＤＡＣ回路が示さ
れている。データ入力バス１０はデータをディジタル形
式で搬送し、データはデータ・バッファ１１に進み、そ
こからバス線１２上を並列にＤＡＣ１３に供給される。

ＤＡＣ１３は、出力電圧を有する電流源Ｃ８Ｉとして示
す間車なディジタル・アナログ回路を含み、Ｃ８１は出
力線１５と、アースに接続されたノード９との間に接続
されている。ＤＡＣ１３はまた、オフセット電流を供給
する（基準）［庄原Ｒ８（たとえば、ツェナー・ダイオ
ード）を含む。電圧源Ｒ３はオフセット電流抵抗ＲＯＦ
Ｆと直列に接続されている。電圧源Ｒ８及び抵抗ＲＯＦ
Ｆは出力線１４とノード９を介したアースの間で直列に
接続されている。

出力線１４はノード２１で出力線１５に接続されている
。出力線１５はまた、ノード２１を介して反転演算増幅
器１７の負の入力端子２０に接続され、演算増幅器１７
の正の入力は線１６によりノード９を介してアースに接
続されている。演算増幅器１７の出力線は線１９である
。フィードバック抵抗１８はノード２１と線１９の間に
接続されている。

動作時には、ＤＡＣ１３の出力線１５は線２０を介して
演算増幅器１７の負の入力に接続される。

ＤＡＣ１３からの出力線１４上のオフセット電流も、線
１５上のＤＡＣ出力電流と共にノード２１に供給される
。この構成では、線１４からのオフセット電流は常に活
動状態である。

線１５上のＤＡＣ１３からの出力電流からの全フルスケ
ール電流が一２ｍＡであり、かつ線１４上のオフセット
電流が１ｍＡである場合は、−フルスケールでＤＡＣ電
流はオフになり、この組合せの全出力は１　ｍ　Ａ　ｓ
すなわち単にオフセット電流の値になる。オフセット電
流のランダム雑音が１０ｐｌ）ｍである場合、出力雑音
は１０ｎＡになる。フィードバック抵抗１８が１０キロ
オームである場合、反転演算増幅器１７の出力電圧は１
０ボルトになり、雑音は１００ｎＶになる。

所望の出力がＯである中間領域では、オフセット電流は
１ｍＡｓｍＡｓ上のＤＡＣ１３の出力は一１ｍＡになる
。線１５上のＤＡＣ出力が１０ｐｐｍの雑音を有するも
のとすると、ＤＡＣ出力は１０ｎＡの出力雑音を有する
ことになり、このときこの組合せの全出力電流は０にな
り、一方、ＤＡＣＡｌＢ１２オフセット出力線１４のラ
ンダム雑音は２つの雑音電流の２乗和平方根、１４．１
４ｎＡになる。したがって、０ボルトである出力は１４
１．４ｎＶの電圧雑音を有する。

ＤＡＣ１３が＋フルスケールのとき、出力線１５上のＤ
ＡＣ電流は一２ｍＡであり、一方、出力線１４上のオフ
セット電流は１ｍＡである。ＤＡＣ１３及びオフセット
組合せからの有効電流は、したがって−１ｍＡである。

出力電圧はノード１９上で＋１０ボルトである。オフセ
ットの雑音電流は前と同様に１０ｎＡであり、一方、Ｄ
ＡＣ出力１５の雑音電流は１０１１）りｍ１すなわち２
０ｎＡである。ランダム電流雑音の全２乗和平方根は２
２．３８ｎＡであり、出力電圧雑音は２２３゜８ｎＶで
ある。

［発明が解決しようとする課題］ 本発明の目的は信号対雑音比を改善できるディジタル・
アナログ変換回路を提供することである。

［課題を解決するための手段］ 本発明によれば、ディジタル符号化入力信号をアナログ
信号に変換するための回路が提供される。

この回路は以下のものを含む。

ａ）インバータ。インバータはインバータ入力及びイン
バータ出力を有し、インバータ入力はディジタル・デー
タ入力に接続されている。

ｂ）第１のディジタル・アナログ変換器。この変換器は
、上記ディジタル・データ入力に結合された入力及び第
１のアナログ出力信号を供給するための第１の出力を存
する。

Ｃ）第２のディジタル・アナログ変換器。この変換器は
、上記インバータ出力に結合された入力及び、第２のア
ナログ出力信号を供給するための第２の出力を宵する。

ｄ）上記第１及び第２のディジタル・アナログ変換器の
出力を組み合わせるための手段。この手段は、上記第１
のアナログ出力信号を受け取るように上記第１の出力に
接続された第１の入力及び上記第２のアナログ出力信号
を受け取るように上記第２の出力に接続された第２の入
力を有する。

以上により雑音が減少し、変換の精度が高まる。

この変換回路において組合せ手段は、第１及び第２のデ
ィジタル・アナログ変換器の出力を減算的に組み合わせ
るための手段を含むことが好ましい。

さらに、この変換回路において、組合せ手段は、第１及
び第２のディジタル・アナログ変換器の上記出力を減算
的に組み合わせるように接続された演算増幅器を含む、
差動増幅器を備えることが好ましい。

さらに、この変換回路において、第１及び第２のディジ
タル・アナログ変換器は、それぞれ演算増幅器及び電流
源を含むことが好ましい。

［実施例コ 第１図を参照すると、第３図と同じ要素は同じ参照番号
で示すが、図の構成はデータ入力バス１０、データ・バ
ッファ１１、及びプッシュプル２重ＤＡＣ装置３０への
バス線１２と２２を含む。

２重ＤＡＣ装置３０は、全般的に第３図に示す種類の（
ただし、オフセット回路を備えない）１対の高精度ＤＡ
Ｃシステム４０及び５０を含む。第１図を参照すると、
データ・バッファ１１からＤＡＣシステムの一方、すな
わちＤＡＣシステム５０へのバス線２２上でのみ、ディ
ジタル入力が反転される。ＤＡＣシステム４０及び５０
からの出力Ｎ　流ハ、２重ＤＡＣ装置３０のＤＡｃ４０
がら線４１．４２を介して、またＤＡＣシステム５゜か
ら線５１．５２を介して、別々に差動増幅器６０に供給
される。

第１図の概略図についてさらに詳細に説明すると、デー
タ入力バス１０はディジタル形式のデータ信号ＶＩＯを
搬送し、このデータ信号はディジタル・データ・バッフ
ァ１１に進み、そこからバス線１２を介して信号ＶＩ２
として並列にＤＡＣシステム４０のＤＡＣ１３“に供給
される。ＤＡＣ１３′は、入力信号Ｖ１２を表す出力電
流１１を存する電流源Ｃ８１から成る簡単なディジタル
・アナログ回路を含む。ＤＡＣ１３′の出力線１５はノ
ード２１を介して反転演算増幅器１７の負の入力端子に
接続され、演算増幅器１７の正の入力は線１６により、
アースに接続されたノード７１に接続されている。演算
増幅器１７の出力は電圧レベルｖ１のノード１９に接続
されている。フィードバック抵抗Ｒ２はノード２１とノ
ード１９の間に接続されている。

ＤＡＣ５０はＤＡＣ４０と同じであるが、その入力信号
がディジタル・データ・バッファ１１により反転される
。デ・イジタル・データ・バッファ１１は、バス線１２
上のディジタル信号値とは対照的に反転電圧、すなわち
バス線２２上のディジタル信号値Ｖ２゜を並列にＤＡＣ
システム５ｏのＤＡＣ２３に供給する。ＤＡＣ２３は、
出力線２５とアースの間の電流源Ｃ８２として第１図に
示す、簡単なディジタル・アナログ回路を含む。ＤＡＣ
２３の出力線２５は電流■２をノード３１を介して反転
演算増幅器２７の負の入力端子に供給し、演算増幅器２
７の正の入力は線２６及びノード７０によりアースに接
続されている。演算増幅器２７の出力は、電圧レベルＶ
２にあるノード２９に接続されている。フィードバック
抵抗Ｒ１はノード３１とノード２９の間に接続されてい
る。

次に、反転ＤＡＣシステム５ｏの出力［圧Ｖ２はノード
２９から線５１を介して接続され、電圧ｖ２を表す電圧
レベルを発生する。この電圧レベルは、非反転ＤＡＣシ
ステム４ｏのノード１９がらの線４１上の出力電圧Ｖ１
を表すもう１つの電圧レベルから減算される。

差動増幅器６０は、電圧ｖ２を保持するノード２９から
の線５１の一端に接続された抵抗Ｒ３を含む。抵抗Ｒ３
はその他端でノード５９に接続され、ノード５９は抵抗
Ｒ７の一端に接続され、また線６８を介してノード５３
に接続され、ノード５３は線５ｅを介して差動増幅器６
ｏの演算増幅器６１の負の端子に接続されている。機能
的には、ノード２９．５９及び５３の相互接続は、出力
電圧Ｖ２を演算増幅器θ１の負の入力に結合する。

ノード５９から離れて、抵抗Ｒ７の他端は出力電圧Ｖｏ
のノードθ３に接続され、ノード８３は演算増幅器８１
の出力線６２を出力線６４に接続している。

差動増幅器６０はまた、ＤＡＣシステム５ｏのアース接
続である線５２に接続された抵抗Ｒ４を含む。抵抗Ｒ４
の他端は線５７を介してノード５４に接続され、ノード
５４は演算増幅器６１の正の入力線４８に接続されてい
る。

差動増幅器８０へのもう１つの入力は電圧Ｖ工の７−ド
エ９からの線４１であり、線４１は抵抗Ｒ５に接続され
、抵抗Ｒ５はまた線４７を介してノード４９に接続され
、かつ線４８を介してノード５４に接続されて、演算増
幅器１７からの出力電圧ｖ１を演算増幅器θ１の正の入
力に結合する。

ノード４９はまた線６６を介して抵抗Ｒ８の一端に接続
されている。抵抗Ｒ８の他端はノード６７を介してアー
ス及び差動増幅器６０の他方の出力線６５に接続されて
いる。

差動増幅器６０への最後の入力は、ＤＡＣシステム４０
のアース接続に接続された線４２である。

線４２は抵抗Ｒ６に接続され、抵抗Ｒ６は他端で線８８
を介してノード５３に結合されている。

したがって、ｖｌ及びｖ２の値は、以下にさらに詳細に
説明するように、演算増幅器６１によって減算される。

第２図はタイミング及び信号Ｖ１０％Ｖ１２、ｖ２□、
Ｉ８、Ｉ２、ならびにｖｌ、ｖ２、Ｖ。

を示す。ｖｌが正の値を有するときにＶ。が正の値を有
するが、振幅変化は、０から＋１０ボルトに比べて、−
１０ボルトから＋１０ボルトと２倍になることに留意さ
れたい。

一方のＤＡＣのフルスケール出力が１０ボルトである場
合は、組み合わされたＤＡＣの動作を第１表で示すこと
ができる。

第１表 第２図に示す信号及びタイミング図はこの動作を解明す
るのに役立つ。

同様に、下記の第２表は、出力がｔ　ｏｖ”であるとき
のＤＡＣの雑音をｎ″と定義して、雑音について得られ
た結果を示す。相関されない雑音は２乗和平方根の形で
加え合わされるものと仮定する。

」」Ｌ表 比較のため、一方のＤＡＣがバイポーラ・モードで使用
されて、利得が２倍になる典型的な場合について、２つ
の同様な表を作成することができる。

１Ｌ号： 第３表 しかし、 雑音値は下記の表の値になる。

第４表 雑音値の表を比較すると理解できるように、組み合わさ
れたＤＡＣは出力雑音を５０％以上減少させる。

また、両ＤＡＣに対して単一の外部電圧基準を使用する
ときは（これは好ましい動作モードである）、電圧基準
による両ＤＡＣにおける雑音値は、一方のＤＡＣの出力
が他方の出力から減算されるので、互いに部分的に打ち
消し合い、電圧基準雑音は任意の時点において、その時
点におけるディジタル・ビットの設定によって決定され
るように、ある程度両者に共通である。

ＤＡＣ内には、熱雑音、増幅器ドリフト、オフセット等
のその他の相関されない雑音源もある。

統計の一般原理により、２つのＤＡＣを使用するとき、
それらの雑音源からの雑音値の合計が２の平方根だけ減
少する。

要約すると、本発明の物理的実施例では、所望のＤＡＣ
出力を制御するためバス１０上のディジタル・ワードが
データ・バッファ１１に供給され、データ・バッファ１
１は、第１図に関して上記で説明したように、緩衝され
かつ反転された（位相が異なる）ディジタル出力を発生
する。位相が一致したディジタル・ワード及び位相が異
なるディジタル・ワードがケーブル１２及び２２を介し
て、同じフルスケール出力電流を宵する装置４０及び５
０内の同一のＤＡＣ１３“及び２３にそれぞれ供給され
る。

したがって、ＤＡＣ１３’からの線１５上の出力電流は
常にＤＡＣ２３からの線２５上の出力電流の補数である
。言い換えると、１．＝（フルスケール電流−１２）で
ある。ＤＡＣ１３°及びＤＡＣ２３は共にユニポーラ・
モードで動作する。

すなわち、オフセット電流はＤＡＣ出力ノード２１及び
３１に供給されない。ＤＡＣ１３“及びＤＡＣ２３の出
力は、それぞれ演算増幅器１７及び２７により電圧に変
換される。差動増幅器６１は、ノード１９上の電圧Ｖ１
からノード２９上の電圧ｖ２を減算し、ノード８３でＶ
Ｏ”ＶＩ　　Ｖ２を発生する。

ディジタル・データ・バッファ１１へのディジタル入力
がマイナス（−）フルスケールのとき、１１はＯであり
、Ｉ２はフルスケールである。フルスケール出力電流Ｉ
２が＋２　ｍ　Ａ　ｓ　フィードバック抵抗２８及びＲ
１が共に５キロオームである場合は、ｖ１＝０、Ｖ２＝
１０ボルトである。出力ｖｏ＝ｖ、−ｖ２＝−１０ボル
トである。ＤＡＣの雑音電流はｔｏｐｐｍであり、した
がって工、からの電流雑音は０、Ｉ２からの雑音は２０
ｎＡである。ｖＩの雑音電圧は０であり、一方、Ｖ２の
雑音電圧は２０ｎＡＸ５キロオーム＝１００ｎＶになる
。

零電圧出力が望ましい中間領域では、１１及びＩ２は共
に各々＋１ｍＡの中間領域にある。反転演算増幅器１７
の出力電圧ｖ１は１ｍＡＸ５キロオーム＝５ボルトにな
り、同様に、ｖ２＝５ボルトである。出力Ｖ。＝Ｖ、　
Ｖ２＝Ｏボルトである。

１１０１）１）における雑音電流は、１１から１０ｎＡ
１　Ｉｚから１０ｎＡである。ｖｌの雑音電圧は５０　
ｎ　Ｖ％　Ｖ２の雑音電圧も５０ｎＶである。全ランダ
ム雑音は２つの雑音電流の２乗和平方根であり、７０．
７ｎＶになる。

ディジタル入力がプラス（＋）フルスケールのとき、１
１は２　ｍ　Ａ　１１２はＯであるＯ　Ｖｌは１０ボル
ト、ｖ２はＯである。出力Ｖ。はＶ　１−　Ｖ２　＝　
１０ボルトである。工、の雑音電流が１０　ｐｐｍ　１
すなわち２０ｎＡでありＩ２の雑音電流がＯである場合
は、Ｖｌは１００ｎＶの雑音電圧を有し、Ｖ２は雑音を
含まない。全雑音はＶｌ及びＶ２の雑音の２乗和平方根
であり、１００ｎＶになる。

第３図に関して説明したシステムと比較すると、ＤＡＣ
の固有雑音特性が同じであれば、同じ所望出力電圧に対
する出力雑音が全体として減少する。

具体的には、最悪の場合の雑音が２２３．８ｎＶから１
００ｎＶに減少し、これは５５％を超える雑音の減少に
なる。

すべての電子デバイスは雑音を発生し、ＤＡＣも例外で
はない。２つのデバイスを等しい重みで互いに加え合わ
せる場合、それらの全雑音は次式％式％ 式１゜ Ｎｔｏｔ＊＋＝（（ＮｏＡｃｓ３゛）２＋　（Ｎ０ＡＣ
２３）２）””ただし、Ｎ、ＡＣ！３・はデバイス１か
らの雑音、Ｎ０ＡＣ２３はデバイス２からの雑音、Ｎ、
。ｔａｌは全雑音である。

言い換えると、全雑音は個々の雑音源の２乗和平方根で
ある。すなわち、全雑音は、第１のデバイスからの雑音
を２乗し、それに第２のデバイスからの雑音の２乗を加
えることによって求めることができる。２つの雑音源の
２乗の和が得られると、平方根を求める。

この雑音解析は、相関されない雑音源にのみ適用される
。これは、追従しない、すなわち完全に独立した雑音源
である。

１０ボルトのＤＡＣ出力が必要な場合は、１つのＤＡＣ
を使用し、ＮＤＡＣの雑音分布を得ることができる。２
つのＤＡＣの和をとった場合、式１で示されるような全
雑音を有する２０ボルトの出力が得られるはずである。

所望の１０ボルトを得るには、２つのＤＡＣの和を２で
割り、その結果得られる雑音はＮｏＡｃ１５に減少する
。２つのＤＡＣが同じ量の雑音を有する場合は、次式で
表される。

式２゜ Ｎｔｏｔａｔ　＝（（２”（ＮＤＡＣ）２）””／また
だし、Ｎ０ＡＣは各ＤＡＣからの雑音、Ｎ　ｔ　ｏ　ｔ
　ａ　＋は両ＤＡＣからの全雑音、（＊は乗算を意味す
る） Ｎ　ｔ　ｃｔ　ｔ　Ｋ　＋は量ＮｏＡｏ１３．の２乗十
ＮｏＡｃ２３の２乗の平方根に等しい。

式２を簡約すると、次式が得られる。

式３゜ Ｎ　ｔｏｔａｌ　＝　ＮＤＡＣ”（２”２）／２または
：”　Ｎ０ＡＣ／２”２ 式４゜ Ｎｔｏｔａｔ　＝１．４１４／２”Ｎ０ＡＣ／２．７０
７”Ｎ０ＡＣ Ｎ　＝　。−＋　＝　Ｎ　ＯＡＣ”　（５／２）２重Ｄ
ＡＣを使用する第１の利点は、全雑音が約３０％減少さ
れることである。この利点は、相関されないどんなりＡ
Ｃ誤差にも適用される。なぜならば、それらの誤差は雑
音として扱うことができるからである。結果は、２つの
ＤＡＣが同じ出力を有する限り、ＤＡＣで使用されるビ
ットの数、またはその全出力の値に無関係である。

ＤＡＣを位相をずらして加え合わせる場合は、第２の利
点が得られる。この場合は、一方のＤＡＣ２３の出力が
ＤＡｏ　１３°の出力から減算される。これは、ＤＡＣ
２３に入るディジタル・ビットを反転し、位相がずれた
ＤＡＣ２３をＤＡＣＩ３ｆと加算することにより実現さ
れる。

次に、００００００００のディジタル入力の場合は、Ｄ
ＡＣ１３”は０ボルトを出力し、ＤＡＣ２３は１０ボル
トを出力する。ＤＡＣ１３’の出力からＤＡＣ２３の出
力を引くと、−１０ボルトになる。逆に、１１１１１１
１１のディジタル入力では、ＤＡＣ１３”は１０ボルト
の出力を有し、ＤＡＣ２３はＯボルトの出力を有する。

次に、ＤＡ０１３°の出力からＤＡＣ２３の出力を引く
と、１０ボルトになる。最初の場合と同様に、全出力は
２０ボルトになるが、０ボルトの両側で振れる。

２つのＤＡＣの和を使用することに比べた、それらの差
を使用することの第１の利点は、任意の入力コードで生
じるＤＡＣ誤差または雑音の差の影響が半分になること
である。

このことの−例は、多数のＤＡＣからの雑音が、全ビッ
トがオンのコード、すなわちこの８ビツトの場合は、１
１１１１１１１に向かって増大することである。したが
って、全ビットが１または全ビットが０の入力コードで
は、一方のＤＡＣが最大雑音になり、他方のＤＡＣが最
低雑音になる。

他方のＤＡＣと比べた一方のＤＡＣのこの余分な雑音は
半分になる。

ＤＡＣの領域の中央では、各ＤＡＣからの雑音は同じ大
きさを有し、全雑音は依然として一方のＤＡＣからの値
の０．７０７倍となる。

２つのＤＡＣの出力の差を使用することの第３の利点は
、０ボルトの両側で振れる出力を発生するためにオフセ
ット基準が必要でないことである。

大部分のＤＡＣは、０ボルトの両側で振れる所望の出力
を発生するため、オフセット基準と共に使用される。こ
のオフセット基準は雑音を発生し、ドリフトする可能性
がある。この雑音源は、位相をずらして加え合わせた２
重ＤＡＣを使用することにより完全に除去される。なぜ
ならば、これらの基準が必要とされないからである。

要約すると、２重ＤＡＣの３つの利点は次の通りである
。

ｌ）等しい大きさの雑音が３０％減少する。

２）他方のＤＡＣと比べた一方のＤＡＣの雑音差が５０
％減少する。

３）オフセット基準からの雑音及びドリフトが完全に除
去される。

最後に、上で考察したディジタル・アナログ変換器は、
単純化された形で図示し考察した。しかし、各変換器は
、抵抗、コンデンサ、誘導子、トランジスタ及びダイオ
ードと共に、商用のディジタル・アナログ変換器及び複
数の演算増幅器をその内部に含むことができることに留
意されたい。

これらの種々の装置のすべてにより発生される雑音及び
エラーの和も同様に減少する。

−匡１」ゴしＬ罪比 本発明は電子ビーム露光装置等の自動製造装置用の電子
信号処理に適用できる。本発明はまた、アナログ・シス
テムとインターフェースするデータ処理システムにも適
用できる。そのようなデータ処理システムには、パーソ
ナル・コンピュータ、ミニ・コンピュータ、大型コンピ
ュータ及びその他のデータ処理装置がある。

【図面の簡単な説明】

第１図は本発明の好ましい実施例の電気的概略図である
。 第２図は第１図の回路のタイミング図及び信号ダイヤグ
ラムである。 第３図は、本発明の好ましい実施例の一部の構成要素と
して使用できるように適合された種類の従来技術のＤＡ
Ｃの電気的概略図である。 １０・・・・入力ハス、１１・・・・データ・バッファ
、１３°　２３・・・・ＤＡＣ，１７，２７・・・・演
算増幅器、３０・・・・２重ＤＡＣ装置、４０．５０・
・・・ＤＡＣシステム、６０・・・・差動増幅器。

Claims (4)

【特許請求の範囲】
1. （１）（ａ）ディジタル・データ入力に接続されたイン
   バータ入力及びインバータ出力を有するインバータと、 （ｂ）上記ディジタル・データ入力に結合された入力及
   び第１のアナログ出力信号を供給するための第１の出力
   を有する第１のディジタル・アナログ変換器と、 （ｃ）上記インバータ出力に結合された入力及び第２の
   アナログ出力信号を供給するための第２の出力を有する
   第２のディジタル・アナログ変換器と、 （ｄ）上記第１のアナログ出力信号を受け取るように上
   記第１の出力に接続された第１の入力及び上記第２のア
   ナログ出力信号を受け取るように上記第２の出力に接続
   された第２の入力を有する、上記第１及び第２のディジ
   タル・アナログ変換器の出力を組み合わせるための手段
   とを含むディジタル・アナログ変換回路。
2. （２）上記組合せ手段が、上記第１及び第２のディジタ
   ル・アナログ変換器の上記出力を減算的に組み合わせる
   手段を含む、請求項１に記載の変換回路。
3. （３）上記組合せ手段が、上記第１及び第２のディジタ
   ル・アナログ変換器の上記出力を減算的に組み合わせる
   ように接続された演算増幅器を含む差動増幅器を含む、
   請求項１に記載の変換回路。
4. （４）上記第１及び第２のディジタル・アナログ変換器
   がそれぞれ演算増幅器及び電流源を含む、請求項１に記
   載の変換回路。