JPH03116714A - 半導体集積回路素子の製造方法 - Google Patents
半導体集積回路素子の製造方法Info
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- JPH03116714A JPH03116714A JP1254166A JP25416689A JPH03116714A JP H03116714 A JPH03116714 A JP H03116714A JP 1254166 A JP1254166 A JP 1254166A JP 25416689 A JP25416689 A JP 25416689A JP H03116714 A JPH03116714 A JP H03116714A
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- 239000004065 semiconductor Substances 0.000 title claims description 15
- 238000000034 method Methods 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims description 2
- 239000004020 conductor Substances 0.000 claims 1
- 239000011521 glass Substances 0.000 abstract description 22
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 8
- 229910052782 aluminium Inorganic materials 0.000 abstract description 8
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- 229910052710 silicon Inorganic materials 0.000 abstract description 6
- 239000010703 silicon Substances 0.000 abstract description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 4
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- 238000009792 diffusion process Methods 0.000 description 3
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Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路素子の製造方法に係シ、特に大
面積の半導体集積回路装置を実現する製造方法に関する
。
面積の半導体集積回路装置を実現する製造方法に関する
。
従来、半導体集積回路装置のパターン（以下ＩＣパター
ンと略す）の形成には、ガラスマスク上に形成したＩＣ
パターンを露光装置を用いて行なっている。ガラスマス
ク上に形成できる半導体集積回路装置の大きさは、露光
装置の露光可能範医（５倍ステッパーを用いて露光して
いるため、ＩＣチップの５倍の大きさで、通常７５１１
１１角）から、制限されている。通常、このＩＣチップ
の面積は、２０乃至６０ａ＋”のため、ガラスマスク上
には数チップ分のＩＣパターン形成が可能である。
ンと略す）の形成には、ガラスマスク上に形成したＩＣ
パターンを露光装置を用いて行なっている。ガラスマス
ク上に形成できる半導体集積回路装置の大きさは、露光
装置の露光可能範医（５倍ステッパーを用いて露光して
いるため、ＩＣチップの５倍の大きさで、通常７５１１
１１角）から、制限されている。通常、このＩＣチップ
の面積は、２０乃至６０ａ＋”のため、ガラスマスク上
には数チップ分のＩＣパターン形成が可能である。
第３図において、シリコンウェハ上に形成した従来のＩ
Ｃパターンが示されている。ガラスマスク１枚分でＰＲ
処理する第１．第２の領域１１ 、２／が示されておシ
、第１の領域１′内には、Ｎ型ウェルのパターン３．拡
散層のパターン４．ゲートポリシリコンのパターン５．
コンタクトのパターン６が形成され、第２の領域２′内
にも、全く同一のパターン配置で形成される。
Ｃパターンが示されている。ガラスマスク１枚分でＰＲ
処理する第１．第２の領域１１ 、２／が示されておシ
、第１の領域１′内には、Ｎ型ウェルのパターン３．拡
散層のパターン４．ゲートポリシリコンのパターン５．
コンタクトのパターン６が形成され、第２の領域２′内
にも、全く同一のパターン配置で形成される。
しかしながら、近年の高密度化・大容量化・多機能化に
より、ＩＣチ、プの面積が大きくなり、３００■＝にも
達するものがある。このため従来の露光範囲を越えてし
まい、製造できなかった。
より、ＩＣチ、プの面積が大きくなり、３００■＝にも
達するものがある。このため従来の露光範囲を越えてし
まい、製造できなかった。
本発明の目的は、前記欠点が解決され、３００ｍ”以上
もの大面積のＩＣチップで露光・製造できるようにした
半導体集積回路素子の製造方法を提供することにある。
もの大面積のＩＣチップで露光・製造できるようにした
半導体集積回路素子の製造方法を提供することにある。
本発明の構成は、−半導体基板上に、複数の工程によっ
てパターンが形成される半導体集積回路素子の製造方法
において、前記素子が少なくとも第一の領域と第二の領
域とで構成され、前記複数の工程のうち所定の工程で形
成されるパターンが、前記第一の領域と第二の領域とも
同一形状を成し、前記複数の工程のうち前記所定の工程
を除く工程で形成されるパターンが、前記第一の領域と
第二の領域とで異なることを特徴とする。
てパターンが形成される半導体集積回路素子の製造方法
において、前記素子が少なくとも第一の領域と第二の領
域とで構成され、前記複数の工程のうち所定の工程で形
成されるパターンが、前記第一の領域と第二の領域とも
同一形状を成し、前記複数の工程のうち前記所定の工程
を除く工程で形成されるパターンが、前記第一の領域と
第二の領域とで異なることを特徴とする。
次に図面を参照しながら本発明を説明する。
第１図は本発明の一実施例の半導体集積回路素子の製造
方法において、シリコンの単結晶ウェノ・上に拡散した
ＩＣパターンの状態を示す平面図、第２図（ａ）乃至第
２図（ｆ）は第１図の素子を造るためのガラスマスク上
のＰＲごとのＩＣパターンを示す平面図である。
方法において、シリコンの単結晶ウェノ・上に拡散した
ＩＣパターンの状態を示す平面図、第２図（ａ）乃至第
２図（ｆ）は第１図の素子を造るためのガラスマスク上
のＰＲごとのＩＣパターンを示す平面図である。
シリコンの単結晶ウェハ上にＩＣパターンを形成する工
程のうち、ガラスマスクを使う工程（フォトレジスト・
ＰＲ）は、ＮウェルＰＲ，（Ｎ型ウェルパターン３を形
成）、フィールドＰＲ（）ランジスタのンース、ドレイ
ン拡散層のパターン４の形成）、ゲートポリシリコンＰ
Ｒ（）ランジスタのゲート部パターン５の形成）、コン
タクトＰＲ（ゲート・ンース・ドレイン・容量等をつな
ぐために絶縁膜に穴をあけるコンタクト・パターン６の
形成）、アルミニウムＰＲ，（配線パターン７の形成）
の５工程があり、本実施例は、前記アルミニウムＰＲの
１工程だけ、２つの領域に分けて、ガラスマスクを２枚
利用して、ＩＣパターンを作成する。
程のうち、ガラスマスクを使う工程（フォトレジスト・
ＰＲ）は、ＮウェルＰＲ，（Ｎ型ウェルパターン３を形
成）、フィールドＰＲ（）ランジスタのンース、ドレイ
ン拡散層のパターン４の形成）、ゲートポリシリコンＰ
Ｒ（）ランジスタのゲート部パターン５の形成）、コン
タクトＰＲ（ゲート・ンース・ドレイン・容量等をつな
ぐために絶縁膜に穴をあけるコンタクト・パターン６の
形成）、アルミニウムＰＲ，（配線パターン７の形成）
の５工程があり、本実施例は、前記アルミニウムＰＲの
１工程だけ、２つの領域に分けて、ガラスマスクを２枚
利用して、ＩＣパターンを作成する。
ガラスマスク１枚分でＰＲ処理をしている第１図の領域
１と領域２があり、Ｎ型ウェル、フィールド、ゲートポ
リ、コンタクトの各パターン３゜４．５．６は、ガラス
マス２６１枚で両方の領域のＰＲ処理を行う。
１と領域２があり、Ｎ型ウェル、フィールド、ゲートポ
リ、コンタクトの各パターン３゜４．５．６は、ガラス
マス２６１枚で両方の領域のＰＲ処理を行う。
即ち、第２図（ａ）のＮ型ウェルパターン３の形成で１
枚のガラスマスクを用意して領域９内に配置し、さらに
第２図（ｂ）の拡散層のパターン４の形成で１枚のガラ
スマスク７を、第２図（ｅ）のゲート・パターン５の形
成で１枚のガラスマスクを、第２図（ｄ）のコンタクト
・パターン６の形成で１枚のガラスマスクが各々用意さ
れる。
枚のガラスマスクを用意して領域９内に配置し、さらに
第２図（ｂ）の拡散層のパターン４の形成で１枚のガラ
スマスク７を、第２図（ｅ）のゲート・パターン５の形
成で１枚のガラスマスクを、第２図（ｄ）のコンタクト
・パターン６の形成で１枚のガラスマスクが各々用意さ
れる。
このあとに、アルミニウムのパターン７を形成するが、
このときに２つの領域に別々のガラスマスクを用いてＰ
Ｒ処理を行う。即ち、第１図の領域ｌに対して第２図（
ｅ）のパターン、領域２に対して第２図（ｆ）のパター
ンを用いる。
このときに２つの領域に別々のガラスマスクを用いてＰ
Ｒ処理を行う。即ち、第１図の領域ｌに対して第２図（
ｅ）のパターン、領域２に対して第２図（ｆ）のパター
ンを用いる。
これにより、アルミニウムＰＲの１工程のみ、２つの領
域別々のマスクを用いて、大面積のＩＣパターンを作成
することができる。
域別々のマスクを用いて、大面積のＩＣパターンを作成
することができる。
現在では、この他にゲート電位の調整や、抵抗値の調整
等のためのＰＲｌ工程あり、計二十ＰＲ前後の工程が行
なわれている。しかし。前記したように、ＰＲ数がふえ
ても、アルミニウムＰＨ，のｌ工程だけを、領域ｌと領
域２との２枚のガラスマスクを用いて、大面積のＩＣパ
ターンを作成することができる。
等のためのＰＲｌ工程あり、計二十ＰＲ前後の工程が行
なわれている。しかし。前記したように、ＰＲ数がふえ
ても、アルミニウムＰＨ，のｌ工程だけを、領域ｌと領
域２との２枚のガラスマスクを用いて、大面積のＩＣパ
ターンを作成することができる。
本実施例の半導体集積回路素子の製造工種においては、
１個の半導体集積回路の領域を複数の領域に分割して、
この分割した各領域をガラスマスクを使い別々に露光す
ることによって製造される。
１個の半導体集積回路の領域を複数の領域に分割して、
この分割した各領域をガラスマスクを使い別々に露光す
ることによって製造される。
以上説明したように、本発明は、ＩＣパターンの領域を
複数に分割し露光することにより、大面積の半導体集積
回路装置を形成することができ、またｌ工程だけ複数に
するだけで済むから、従来とほぼ変らず容易に形成する
ことができるという効果がある。
複数に分割し露光することにより、大面積の半導体集積
回路装置を形成することができ、またｌ工程だけ複数に
するだけで済むから、従来とほぼ変らず容易に形成する
ことができるという効果がある。
第１図は本発明の一実施例の半導体集積回路素子の製造
方法においてシリコンウェハ上に形成し７５ＩＣパター
ンを示す平面図、第２図（ａ）乃至第２図げ）は第１図
のＩＣパターン形成時に使用するガラスマスクパターン
を示す平面図、第３図は従来のシリコンウェハ上に形成
したＩＣパターンの平面図で−ある。 １．２・・・・・・ガラスマスク１枚でＰＲ処理する領
域、３・・・・・・Ｎ型ウェルのパターン、４・・°・
・°拡散層のパターン、５・・・・・・ゲートポリシリ
のパターン、６・・・・・・コンタクトのパターン、７
・・・・・・アルミニウムのパターン、８・・・・・・
ガラスマスク、９・・・・・・ガラスマスク上のＩＣパ
ターンを作成した領域。
方法においてシリコンウェハ上に形成し７５ＩＣパター
ンを示す平面図、第２図（ａ）乃至第２図げ）は第１図
のＩＣパターン形成時に使用するガラスマスクパターン
を示す平面図、第３図は従来のシリコンウェハ上に形成
したＩＣパターンの平面図で−ある。 １．２・・・・・・ガラスマスク１枚でＰＲ処理する領
域、３・・・・・・Ｎ型ウェルのパターン、４・・°・
・°拡散層のパターン、５・・・・・・ゲートポリシリ
のパターン、６・・・・・・コンタクトのパターン、７
・・・・・・アルミニウムのパターン、８・・・・・・
ガラスマスク、９・・・・・・ガラスマスク上のＩＣパ
ターンを作成した領域。
Claims (1)
- 一導電体基板上に、複数の工程によってパターンが形成
される半導体集積回路素子の製造方法において、前記素
子が少なくとも第一の領域と第二の領域とで構成され、
前記複数の工程のうち所定の工程で形成されるパターン
が、前記第一の領域と第二の領域とも同一形状を成し、
前記複数の工程のうち前記所定の工程を除く工程で形成
されるパターンが、前記第一の領域と第二の領域とで異
なることを特徴とする半導体集積回路素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1254166A JPH03116714A (ja) | 1989-09-28 | 1989-09-28 | 半導体集積回路素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1254166A JPH03116714A (ja) | 1989-09-28 | 1989-09-28 | 半導体集積回路素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03116714A true JPH03116714A (ja) | 1991-05-17 |
Family
ID=17261151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1254166A Pending JPH03116714A (ja) | 1989-09-28 | 1989-09-28 | 半導体集積回路素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03116714A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54134565A (en) * | 1978-04-10 | 1979-10-19 | Fujitsu Ltd | Production of semiconductor device |
| JPS56134757A (en) * | 1980-03-26 | 1981-10-21 | Nec Corp | Complementary type mos semiconductor device and its manufacture |
| JPS57112753A (en) * | 1980-12-29 | 1982-07-13 | Fujitsu Ltd | Exposure method |
| JPS59113622A (ja) * | 1982-12-21 | 1984-06-30 | Fujitsu Ltd | ステツプアンドリピ−ト方式露光方法 |
| JPS639148A (ja) * | 1986-06-30 | 1988-01-14 | Nissan Motor Co Ltd | 半導体装置のコンタクト部構造 |
-
1989
- 1989-09-28 JP JP1254166A patent/JPH03116714A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54134565A (en) * | 1978-04-10 | 1979-10-19 | Fujitsu Ltd | Production of semiconductor device |
| JPS56134757A (en) * | 1980-03-26 | 1981-10-21 | Nec Corp | Complementary type mos semiconductor device and its manufacture |
| JPS57112753A (en) * | 1980-12-29 | 1982-07-13 | Fujitsu Ltd | Exposure method |
| JPS59113622A (ja) * | 1982-12-21 | 1984-06-30 | Fujitsu Ltd | ステツプアンドリピ−ト方式露光方法 |
| JPS639148A (ja) * | 1986-06-30 | 1988-01-14 | Nissan Motor Co Ltd | 半導体装置のコンタクト部構造 |
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