JPH0311149B2 - - Google Patents

Description

【発明の詳細な説明】

本発明はテレビジヨン画像における誤差の修整
に関するものであり、とくに、カメラ動作モード
で水平および垂直の補間を行いカメラヘツドに誤
差修整波形を与える誤差修整回路に関するもので
ある。 この種の誤差修整回路においては、カメラ設定
モードでテレビジヨン画像内の所定の誤差を測定
し、その測定した誤差を個々に記憶する種々のシ
ステムが利用されている。そして、つぎのカメラ
動作モードで、測定誤差に対応する誤差修整波形
を、カメラヘツド内の誤差修整システムを利用し
ていくつかの制御入力、走査偏向器などに加え、
画像内の所定の誤差を修整するようにしている。
このようなシステムでは、誤差測定回路が用いら
れている。誤差測定回路は一般にカメラヘツドか
ら遠く離れた位置に配置され、かつカメラ動作モ
ードで動作するようにされている。 また、このような修整装置は、一般にポテンシ
ヨンメータ、積分器、コンデンサなどのアナログ
装置を用いるものが主流をなしている。そして測
定された誤差はこれらの装置を用いて符号化、多
重化および複号化されている。一般にこの処理を
行うには非常に多くのアナログ回路を必要とし、
多くのシステムでは無視できないドリフトや安定
性の問題を生じている。また、カメラヘツド、す
なわち修整回路は通常測定回路から信号を連続し
て入力している。したがつて不都合が生じないよ
うにするためには上記アナログ装置を絶えず監視
し再調整する必要がある。 最近では誤差測定や修整システムの改良が進
み、外部設置型のデジタル測定回路が開発されて
いる。この測定回路は、設定モードで誤差測定信
号を自動的に発生し、その信号をデイジタル形式
に変換してカメラヘツドに内蔵されたデイジタル
誤差修整回路に出力する。測定された誤差データ
は差分サンプル値技法によつて変換され、デジタ
ル形式でカメラヘツド内に記憶される。この記憶
されたデータは、つぎのカメラ動作モードで誤差
測定回路とは別に誤差修整回路で用いられる。つ
ぎのカメラ動作モードでは修整回路が差分データ
をデジタル形式で読み出し、１の修整点から他の
修整点まで補間を行い、差分データの絶対値をと
つて、アナログの誤差電圧波形を発生し、これを
基底偏向波形に重畳して、たとえば水平および垂
直空間の誤差修整を行つている。同様にシエーデ
イング誤差修整においても信号を検索し、その信
号をアナログ信号に変えてビデオ処理回路に送る
ことによつて、シエーデイング誤差修整を行つて
いる。 しかし、このような誤差修整回路は回路全体が
複雑で、しかも空間誤差測定や修正回路には現在
要求されている精度に達していないものがある。 従来技術として述べたアナログ式の誤差測定や
デジタル式の誤差修正システムには、たとえば特
開昭56−158588号に記載されたものがある。 そこで、本発明は従来技術の欠点を克服し、水
平および垂直補間をデイジタル式に行つて、空間
およびシエーデイング修整用のビデオ修正信号を
発生する簡単で高精度のデイジタル誤差修整回路
を提供することにある。 このためにここで説明する２次元補間器の垂直
補間部は、ランダムアクセスメモリ（RAM）か
ら２組のワードを受け取る。この２組のワードは
現在修整を行つている走査線の上下にある修整マ
トリツクス行から出される修整データに対応す
る。この２組のデータから出されるワードはイン
ターリーブされる。すなわち上下行に含まれる一
連のワードは所定の順序で交互に配列され、イン
ターリープされたデータの流れに形成される。こ
のデータの流れは電圧波形とともに乗算Ｄ／Ａ変
換器に入力される。一方の電圧波形は乗算Ｄ／Ａ
変換器の乗算電圧入力に入力される。この電圧波
形は２つの電圧レベルをインターリーブして組み
合わせたもので、各電圧波形の値は上下の修整行
内で修整を行つている走査線の位置によつて決ま
る。この２つの電圧と２組のデータは適当に組み
合わされて処理され、順次インターリープされ
る。その結果、データ列が発生するが、その中か
らある電圧が一時的にストアされ、データ列の他
の電圧と加えられて、垂直出力であるデータ列を
発生する。このデータ列は修整している走査線の
上下にある行をそれぞれ重み付けして加えたもの
である。 垂直出力に関するデータ列は次の水平補間部に
送られる。垂直補間器から出力されたデータ列の
奇数番目と偶数番目の値はその接合部の加算点で
加えられ、その和に更に反転したビデオ修整出力
波形と直流オフセツト電圧が加えられる。後者の
オフセツト電圧は出力波形を調整するもので、例
えば＋２1/2から−２1/2ボルトの範囲で設定され
る。その結果、加算点の出力電圧は現在の出力波
形と次の修整開始時点で入力されてくる波形との
差になる。この差電圧は個々にサンプルされ、出
力積分器に入力される。ここで使用されている出
力積分器は修整間隔と一致した時定数を有する。
この積分器は、今出力している電圧レベルからそ
の電圧＋差電圧までの傾斜電圧を発生する。この
出力電圧はビデオ修整信号として用いられる。 第１図を参照すると、図示の補間回路１０は垂
直（Ｖ）補間器（部）１２と水平（Ｈ）補間器
（部）１４とから構成され、後者の水平（Ｈ）補
間器（部）１４はその入力がＶ補間器１２の出力
に接続されている。この補間回路１０には更に測
定した誤差データを８ビツトワード形式で記憶す
るランダムアクセスメモリ（RAM）１６が備わ
つている。誤差データはカメラシステムの誤差測
定回路を用いて測定される。そして、測定された
誤差データは、それぞれカメラシステムのマルチ
プレクサ（図示せず）、マイクロプロセツサ制御
システム１８並びにデータおよびアドレス入力バ
ス２０，２２を介してRAM１６に記憶される。
また、図示のインターフエース回路２４は、補間
回路１０とマイクロプロセツサ制御システム１８
との間で信号の授受を行わせるに必要な制御論理
タイミング／制御記号やアドレス等を発生する。
これらの例、すなわち誤差測定、マルチプレクサ
およびマイクロプロセツサ制御システム、並びに
これらと空間／シエーデイング誤差修整器
（SEC）回路との関係は前述の特開昭56−158588
号に記載されている。このうち、ここで述べる補
間回路１０は基本的には前述のカメラシステムの
SEC回路部に相当する。 補間回路１０は走査用のビデオ修整信号、すな
わち水平および垂直空間誤差修整信号、ならびに
黒／白シエーデイング修整信号を発生する。この
修整信号の発生に用いられるデータは、修整点を
16×16のマトリクス状に配列した配列から発生す
る。これらの修整点はテレビジヨン画像全体にわ
たつて水平および垂直方向に均等に分布されてい
るが、実際の有効画面では第２図に示すように13
×14の修整点配列が現れる。これらの点間では制
御波形が非常に滑らかに（線形に）変わる。上記
補間回路１０の機能は、これらの修正点の間で水
平および垂直の補間を厳密に行つて波形を滑らか
にすることにある。182個（13×14）の修正点に
対応する誤差データは前述した誤差測定回路によ
り与えられる。そして、これらのデータも一般に
類似のサンプリング配列、すなわちテレビジヨン
の有効画面全体に均等分布させた13×14のブロツ
クに配列される。このような誤差修整回路は例え
ば特開昭57−13866号に記載されている。 ＶおよびＨ修整データの入力に伴つてそのアド
レス位置を指定するＶおよびＨアドレスが関連す
るインターフエース回路２４、とりわけマイクロ
プロセツサ制御装置１８の制御下にあるタイミン
グ発生器／回路３０から出力される。このアドレ
スはデータ入力の際ＶおよびＨアドレスバス２
６，２８を介してRAM１６にそれぞれロードさ
れる。一方、データはデータラツチ３１を介して
RAM１６にロードされる。データラツチ３１は
リード線３３に出されるRGB、ＨおよびＶチヤ
ネル選択コマンドに従つてデータの行き先を決め
る。前述のRAM１６はインターフエース回路２
４のタイミング発生器／回路３０から制御リード
線３２に出されるライトイネーブルおよびRAM
ストロープ信号に基づいてロードされる。Ｖアド
レスは図に示すように加算器３４を介して入力さ
れる。この際加算器３４はリード線３６に出され
る上／下行選択コマンドに基づいて動作する。 RAM１６の記憶内容は制御リード線３２に出
力されるリードイナーブル信号に基づいて読み出
され、マルチプレクサバス４０を介して乗算デイ
ジタル・アナログ（Ｄ／Ａ）変換器３８に入力さ
れる。このＤ／Ａ変換器３８の書込み制御入力は
リード線４１に接続されている。 インターフエース回路２４内にあるランプ発生
器４２はリード線４４に出される走査線クロツク
に基づいて水平周波数に関係した階段状の電圧を
発生する。この階段状の電圧はＶローア電圧とし
て切換スイツチ４６に供給され、又インバータ４
８および加算点５０を介することでＶアツパー電
圧としても供給される。加算点５０の入力５２に
は一定の直流電圧（たとえば2.5V）がバイアス
されている。そして、前述のスイツチ４６にはリ
ード線３６に出される下行選択コマンドに関係し
た250KHzのロツク信号に基づいてＶローア入力
かＶアツパー入力のいずれかを選択する手段が備
わつている。この場合、リード線３６にロツク信
号が出されると、下の行（Ｖローア入力）を選択
する。スイツチ４６の出力はリード線５４を介し
てＤ／Ａ変換器３８の基準、すなわち乗数入力に
関係した電圧入力に入力される。 Ｄ／Ａ変換器３８の出力端の１つはサンプルホ
ールド（Ｓ／Ｈ）回路５６を経由して抵抗加算点
５８に接続され、もう１つは増幅器６０の負入力
を介して抵抗加算点５８に接続されている。増幅
器６０の正入力はアースされている。一方、Ｓ／
Ｈ回路５６はリード線６２に出されるサンプル１
のパルス（250KHz）により動作するようにされ
ている。また、加算点５８の他の入力にはリード
線６４を介してＶオフセツト電圧が印加される。
加算点５８の出力は演算増幅器６６に入力され、
ここでリード線６８に出されるサンプル２のパル
スに基づいて短時間（250ns）にサンプルされる。
演算増幅器６６は積分器７０に接続され、この積
分器７０の出力は補間回路１０の出力７２、すな
わち空間およびシエーデイング誤差修整を行うビ
デオ修整信号として用いられる。更に、出力７２
の波形は反転して加算点５８にフイードバツクさ
れる。 次いで、第３Ａ図および第３Ｂ図を参照する
と、第１図の補間器１０が概略的に示され、同じ
構成要素には同じ符号が付けられている。ここで
示すように、第１図のブロツク図は12個の同じ補
間回路で構成されている。これらは、大きく分け
ると、テレビジヨン画面の垂直（Ｖ）及び水平
（Ｈ）寸法の整合すなわち空間の誤差修整を行う
赤、緑および青（Ｒ，Ｇ，Ｂ）の補間回路と、黒
および白シエーデイングの誤差修整を行うRGB
補間回路である。したがつて第１図の補間回路１
０は６個の同じ整合補間回路、すなわちRH−７
４、RV７６、GH７８、GV８０、BH８２およ
びBV８４、並びに６個の同じRGB白シエーデイ
ング（WS）および黒シエーデイング（BS）補間
回路、すなわちRWS８６、RBS８８、GWS９
０、GBS９２、BWS９４およびBBS９６で構成
され、これらは第３Ａ図および第３Ｂ図において
点線のブロツクで示されている。12個の回路は入
力されるデータおよび出力する修整信号が異なる
だけで、回路的には12チヤネル全て同じ構成であ
るから、ここでは説明を簡略化するため、緑
（主）水平空間誤差補間回路７８のみ説明する。
シエーデイング補間回路に接続されたリード線９
５（第３Ｂ図参照）に出される合成ブランキング
信号は後のビデオ処理で黒クランプ回路に用いら
れる基準レベル信号である。 続いて第３Ａ図および第３Ｂ図に基づいて説明
すると、最初の設定モードで空間およびシエーデ
イング誤差を測定し、その測定期間の間、測定デ
ータを前述の特開昭57−13866号に示すように16
×16の測定ブロツク（有効画像領域では13×14）
に配列するため、マイクロプロセツサ制御システ
ム１８、データバス２０次いでデータラツチ３１
を介して緑水平（GH）チヤネルのRAM１６に
入力する。データラツチ３１は各リード線３３に
出されるGHコマンドに従つてデータの行き先を
決める。RAM１６は各制御リード線３２に出力
されるライトイナーブルおよびRAMストロープ
信号、並びにチツプ選択CS−１，CS−２コマン
ドによりロードされる。この誤差データは各
RAMチツプ内で８ビツトのワード形式で記憶さ
れ、ある撮像管、すなわちGHチヤネル回路７８
の緑撮像管で撮像した１フイールドの修整データ
に相当する。したがつて12チヤネルの各チヤンネ
ルにおいては８ビツトの形式を持つ整合およびシ
エーデイング修整データが256バイト分記憶され
る。 次のカメラ動作モードに移ると、Ｖ補間部（第
１図、符号１２で示すもの）には、各RAM１６
に記憶された２組のワードが入力される。この２
組のワードは画像のＨ空間誤差について測定した
誤差修整データである。従つて、これらのワード
は現在修整を行つている走査線の上下段にあた
る、修整マトリツクスの各行に記憶されている修
整データに対応する。第２図はその行列マトリツ
クスを示したもので、多数の修整データ点で構成
される各行間には17本の走査線がある。図にも示
したように、16×16の修整データ点の配列で記憶
されるが、このうち有効ビデオ画面には13×14の
みが現れるので、実際にはこのデータが使用され
る。そして、２組のデータに含まれるワードはイ
ンターリーブされる。すなわち、上の行の最初の
ワードが、つぎに上の行の２番目のワードが下の
行の最初のワードに続き、下の行の２番目のワー
ドが上の行の２番目のワードに続き、上の行の３
番目のワードが下の行の２番目のワードに続き、
下の行の３番目のワードが上の行の３番目のワー
ドに続き、以下同様にして全ての上下ワードがビ
デオの走査線に沿つて配列される。このインター
リーブ処理は第４Ａ図、第４Ｂ図に示すインター
フエース回路２４のタイミング発生器／回路３
０、すなわちＨ及びＶアドレスを発生するカウン
タ９８，１００並びにラツチ回路１０２によつて
行われる。従つて２組のデータは多重化されたア
ドレスバス２６，２８を介してＨ及びＶのアドレ
スを指定してRAM１６から検索される。Ｖカウ
ンタ１００から出力されるＶアドレスは加算器３
４に入力され、ここで「１」または「０」が加算
される。加算器３４が「０」を加算すると、Ｖア
ドレスは上の行（すなわち走査線の上の行）のデ
ータに対応し、「１」を加算すると、Ｖアドレス
は下の行（走査線の下の行）のデータに対応す
る。例えば、５行と６行の間を走査していると
き、加算器３４がＶアドレスに「０」を加算する
と、データ出力は５行に対応するデータとなる。
逆に「１」がＶアドレスに加算されると、データ
は６行から出力される。この加算器３４は250K
Hzのアツパー／ローアクロツク信号に同期してい
るので、全体として４マイクロ秒の周期で動作
し、最初の２マイクロ秒の間に「０」を、つぎの
２マイクロ秒の間に「１」を、交互に加算する。 ＨおよびＶアドレスはアドレスマルチプレクサ
１０４を介してロードされ、アドレスバス２６，
２８に出力される。このロードはマイクロプロセ
ツサ制御装置１８がRAM１６に対し読出しまた
は書込みを行つていない間に行われる。データ修
整点と一致するＨおよびＶアドレスはそれぞれ多
重化アドレスバス２６，２８を介して12個の補間
回路７４〜９６（このうち、６個は空間、後の６
個はシエーデイング）に備える各RAM１６のア
ドレスポートに入力される。アドレスバス２８に
出力されるＨアドレスはＨ走査周期に同期し、こ
れに対しアドレスバス２６に出力されるＶアドレ
スは17本の走査線に相当する周期、すなわち17本
の走査線ごとに同期している。従つてＨおよびＶ
アドレスは各RAM１６を介して12組の異なつた
データ列を発生する。 このようにして、データは前述したインターリ
ーブ方式で各RAM１６毎にアクセスされる。す
なわち加算器３４から出されるアドレスは各
RAMのデータから上下行のデータを交互にアセ
スする。インターリーブされたデータはＤ／Ａ変
換器３８にストローブされる。すなわち、データ
はチツプセレクト信号CS１およびCS２によつて
読出される。全てのRAM１６に同時に加えられ
るチツプセレクト信号は500KHzの周波数である。
したがつてRAMの出力には２マイクロ秒ごとに
別のワードが現れる。この速度は加算器３４が２
マイクロ秒ごとに上、下、上…の順にアドレスを
交互に変えるのと同じ速度である。従つて、２マ
イクロ秒ごとにデータは内部にラツチ回路を持つ
Ｄ／Ａ変換器３８にもストローブされる。 Ｄ／Ａ変換器３８には更にインターフエース回
路２４のランプ発生回路４２からリード線５４に
出力されるＶ階段状電圧が入力される。そして、
Ｄ／Ａ変換器３８はデータをＤ／Ａ変換した後、
その出力であるアナログ信号をＶ階段状電圧で掛
算し、そのデータワードと階段状電圧との積であ
るアナログ信号を出力する。 この階段状電圧の波形は、一対の電圧レベルを
インターリーブしたものである。そして各電圧レ
ベルは修整を行つている走査線の上下にある修整
行に関係し、その値は修整を行つている走査線の
位置によつて決まる。すなわちこの階段状電圧は
つぎの表に示すように、行間の走査位置に相当す
る重み係数を与える。

【表】 なおＶアツパーとＶローアを加えた電圧（重
み）は丁度2.5ボルトである。したがつて１組の
アナログの重みは、２行間にある０番から16番ま
での17本の走査線を走査している間、値が逆の関
係で変化する。たとえば第３行目と第４行目を考
えると、「上側の」第３行目に相当する重みは第
３行目の下側にある最初の走査線を走査している
とき、2.5ボルトであるが、第３行目の下側に向
けて17回走査している間に０ボルトまで減少す
る。「下側の」第４行目に相当する重みは第３行
目の下側にある最初の走査線を走査していると
き、０ボルトであるが、17本の走査線を走査して
いる間に2.5ボルトまで増加する。更に詳しく説
明すると、第３行目の下側にある第２番目の走査
線を走査し、次の第３番目の走査線を開始する
と、上側の第３行目の重みは若干小さくなり、下
側の第４行目の重みは若干大きくなる。その結
果、掛算に続いて加算を行うと、第３行目と第４
行目にあるデータの補間が行われる。 ところで、階段状の電圧は17段階でテレビジヨ
ンの走査線１本あたり１段階の割りで発生する。
したがつてラスタ走査においては垂直方向に不連
続となり、その積の出力も17レベルの階段状とな
る。この階段状の電圧はランプ発生器４２により
発生される。第４Ｂ図に示すランプ発生器４２は
カウンタ１０６およびＤ／Ａ変換器１０８から構
成され、後者のＤ／Ａ変換器１０８はインバータ
４８を経由して加算点５０に接続されている。そ
して加算点５０には、2.5ボルトのオフセツト電
圧がインバータ４８の出力側に接続されているリ
ード線５２を介して印加されている。その結果生
じたＶアツパーの重みは切換スイツチ４６に入力
される。Ｄ／Ａ変換器１０８の出力もＶローアの
重みとしてスイツチ４６に直接入力される。Ｄ／
Ａ変換器１０８は走査線周波数で書込み動作が行
われるので、重みは１本の走査線全体について一
定である。そして次の走査線に移ると、次の段階
に進み、階段状にされたアツパーおよびローアの
電圧が変わる。スイツチ４６も加算器３４と同じ
周波数、すなわち250KHzで動作する。したがつ
て、上側の行のデータが乗算Ｄ／Ａ変換器３８に
現れると、すぐにＶアツパーの階段状の重みも乗
算Ｄ／Ａ変換器３８に現れ、ここで掛算される。
同様に、下側の行のデータもＶローアの階段状の
重みとともに乗算Ｄ／Ａ変換器３８に現れ、ここ
で掛算される。したがつて、乗算Ｄ／Ａ変換器３
８に出力される電圧も、インターリープされたデ
ータ列になる。このデータ列は交互に切り換えら
れた電圧波形と乗算Ｄ／Ａ変換器３８の前の段階
でインターリープされたデータ列（RAM１６か
らの）との積を順に並べたものに相当する。した
がつてデータ列は次のようになる。 （Ｖアツパー）×（上側のワード１）、（Ｖロー
ア）×（下側のワード１）、（Ｖアツパー）×（上側の
ワード２）、（Ｖローア）×（下側のワード２）、…
順になる。このデータ列は乗算Ｄ／Ａ変換器３８
の出力、すなわち増幅器６０の出力に現れる。 つぎに、このデータ列のＶアツパーとＶローア
の項は加算点５８で互いに加算される。この処理
を行うため、サンプル／ホールド回路５６はデー
タ列内のＶアツパーの項を連続して探知し、ホー
ルドする。そして各Ｖローアの項が加算点５８に
達するとこれらの項は互いに加算される。したが
つてＶアツパーの項がデータ列から抜き出され、
２マイクロ秒間遅延して４マイクロ秒毎に加算さ
れるので、次のようなデータ列が発生する。 （Ｖアツパー）×（上側のワード１）＋（Ｖロー
ア）×（下側のワード１）、（Ｖアツパー）×（上側の
ワード２）＋（Ｖローア）×（下側のワード２）、…
の順になる。 Ｔは、修整走査しようとしている上側の修整行
と下側の修整行に重みを付け、その和をとつたデ
ータ列である。そして各重みの値（上側および下
側の電圧に相当する）は上側と下側の修整行間で
修整している走査線の位置によつて決まる。した
がつて、この重み付けをする手順は、１の修整行
から次の修整行にかけて修整行間のデータ列が線
形に変化することを保証する。この最終的なデー
タ列は12個の補間回路７４〜９６の各セクシヨン
１４から発生する。 加算点５８で加算が行われる時点で、サンプル
２（６８、第３Ｂ図参照）の信号がハイレベル状
態にされ、演算増幅器６６にエミツタ電流が流れ
る。後者の演算増幅器６６は高速のサンプルホー
ルド回路を持つ演算増幅器である。この演算増幅
器６６は入力信号を250ナノ秒（ns）以下の速度
で取り込む。一方、リード線６８には250ナノ秒
（ns）のパルス幅を持つサンプル２信号が出され
る。この信号で取り込まれた入力信号は、要求さ
れる４マイクロ秒間の間保持され、次の積分器７
０に出力される。積分器７０は修整間隔に等しい
時定数を持ち、入力信号を４マイクロ秒間積分し
て、補間回路の出力端７２にビデオ修整信号を発
生する。この修整信号は加算点５８に戻され、フ
イードバツク信号として用いられる。 したがつて加算点５８の出力は４マイクロ秒後
に出される信号レベルと現在出されている信号レ
ベルとの差になる。実際にはこの差信号が積分器
７０に入力される。したがつて演算増幅器６６で
サンプルされたものは、積分器７０によつて積分
され、出力端７２の出力も４マイクロ秒後にとる
べき値に変わる。 なお、この回路で用いられる抵抗は整合させて
おく必要がある。すなわち抵抗１１０および１１
２は鋸歯成分が出力の修整信号に加わらないよう
に0.1％まで整合される。 タイミング発生器／回路３０にはカメラシステ
ムから種々の同期信号、リセツト信号などと言つ
たクロツク信号が入力される。これらは第４Ａ
図、第４Ｂ図でSEC書込み、1MHz、15.62KHz、
2MHz、SECクロツクおよびＶ駆動としてラベル
付けした信号で、リード線１１４および１１６を
介して入力される。種々の回路はこれらの信号に
よつて制御され、SECアドレスもカメラのラスタ
走査に同期して発生する。したがつてタイミング
発生器／回路３０はこれらの信号に基づいて読出
し／書込みを行う低レベルの信号をリード線３２
に出力するが、RAMが書込み動作を行つている
ときは通常高レベルにされる。またリード線４１
に出力されるDAC書込み信号は乗算Ｄ／Ａ変換
器３８のラツチ回路に入力データをラツチさせる
信号である。しかし、RAMの出力データが変わ
り、DAC書込み信号が出されたとしてもすぐに
は書込みが行われず、ラツチに必要な間、たとえ
ばデータが安定するまで乗算Ｄ／Ａ変換器３８に
よつて無視される。リード線３２に出力される
RAMストローブ信号は使用中のRAMに必要と
される信号でデユーテイサイクルを決める。また
リード線６８に出されるＳ２の信号は１次のサン
プルホールド回路６６、すなわち水平補間器用の
サンプル信号である。リード線６２に出力される
Ｓ１の信号は乗算Ｄ／Ａ変換器３８の出力である
データ列からＶアツパーの項をサンプルするサン
プル信号である。リード線１１８に出力されるウ
エイト信号はマイクロプロセツサ制御装置１８に
加えられる信号である。各補間回路のRAMは一
定の時間毎にマイクロプロセツサ制御装置１８に
よつて直接読み書きされるが、マイクロプロセツ
サは2MHzの信号で動いているので位相が異なる。
したがつてリード線１１８に出されるウエイト信
号はこの位相を合わせてメモリを直接アクセスす
るのに用いられる。 チツプ選択を行うCS信号はNORゲート１２０
を介して制御リード線３２に出力される。この信
号は12個のチヤネルのうち特定のRAMを選択す
る信号である。そして各RAMはこの信号を用い
てマイクロプロセツサ制御装置１８によりアクセ
スされる。CSBLUゲート１２０に入力され、
「1MHzによつて遅延された500KHz」と呼ばれる
信号もリード線１２２に出力される。この信号は
高レベル状態のときに全てのチツプ選択信号を低
レベルにし、12個全てのRAMに動作して各垂直
補間部に全てのデータを読み込む。デコーダ１２
４はマイクロプロセツサ制御装置１８からの入力
をゲート１２０に出力する。 一連のANDゲート１２６は各リード線３３を
介して12個の各補間回路７４〜９６に備わつてい
るデータバスのラツチ３１を制御するものであ
る。各ラツチ３１は対に接続され、ANDゲート
１２６から出される論理信号が高レベルになると
それぞれの制御リード線を介して読み出しまたは
書込み動作を行う。デコーダ１２４は再度メモリ
のアドレスを解読し、それと一致するチツプ選択
信号をリード線３２に出力する。

【図面の簡単な説明】

第１図は本発明の補間回路のブロツク図、第２
図は所定の修整点の配列からデータを取り出す状
態を示す説明図、第３Ａ図、第３Ｂ図は水平およ
び垂直補間器の実施例を示す概略図、第４Ａ図、
第４Ｂ図は第３Ａ図、第３Ｂ図の補間回路の制
御／インターフエース回路を示す回路図である。 １６……ランダムアクセスメモリ（RAM）、
１８……マイクロプロセツサ制御装置、３０……
タイミング発生器／回路、３１……データラツ
チ、３４……加算器、３８……乗算デイジタル・
アナログ（Ｄ／Ａ）変換器、４２……ランプ発生
器、４６……切換スイツチ、５０……加算器、５
６……サンプルホールド回路、５８……加算点、
１０４……マルチブレクサ。

Claims (1)

1. 【特許請求の範囲】 １ 複数のデータ点からなる各行を所定の間隔に
   とり、かつ２行のデータ点から出されるデータ値
   に基づいて２行間を補間し、その補間出力を出力
   する回路において、該回路は、 走査線を挟む上下行の対応するデータ点からデ
   ータを引き出し２組のデータワードを発生させる
   手段と、 行から個々に出されるデータワードと行間の走
   査線位置によつて決まる電圧を掛算して電圧積の
   データ列を発生させる掛算手段と、 該電圧積のデータ列に所定の電圧を加算し、垂
   直方向に補間した最終データ列を発生させる加算
   手段と、 最終データ列の電圧間で傾斜電圧を発生させて
   補間出力を出力する水平補間手段とを含むことを
   特徴とする空間およびシエーデイング誤差修整シ
   ステム用２次元補間回路。 ２ データ点を行に沿つて配列し、その行間を走
   査線で走査し、２次元配列されたデータ点のデー
   タ間を水平および垂直方向に補間して補間出力を
   出力する回路において、該回路は、アドレス指定
   に基づいて行のデータ点に対応するデータワード
   の個々の流れを発生させる記憶手段と、 補間を行う走査線の２行間における位置によつ
   て重み付けした電圧を発生するランプ発生手段
   と、 データワードの流れと重み付けした電圧を入力
   してアナログ電圧積のデータ列を発生する掛算手
   段と、 該掛算手段に接続され、個々の電圧積を加算し
   て重み付けした最終的なデータ列を発生する加算
   手段と、 該加算手段に接続され、該重み付けした電圧を
   現在の重み付けした電圧の値から次にとられるべ
   き重み付けした電圧の値まで傾斜させて補間出力
   を出力する手段とを含むことを特徴とする空間お
   よびシエーデイング誤差修整システム用２次元補
   間回路。