JPH03110890A - セラミック多層基板 - Google Patents

セラミック多層基板

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、導体抵抗を低くするとともに表面１１！ＩＩ
導体部の表面周辺のクラックの発生を防止したセラミッ
ク多層基板に関し、各種電子部品等に利用される。
〔従来の技術〕
従来のセラミック多層基板としては、複数のグリーンシ
ートを積層し焼成してなるセラミック基板に複数のスル
ーホールをもち、このスルーホールにはセラミックと導
電材料とからなる複数の導体部が形成されたものが知ら
れている（特開昭６０−５３０９８号公報等）。
〔発明が解決しようとする課題〕
前記従来の多層基板において、前記複数の各導体部のセ
ラミックと導電材料との含有率は、すべて同じであった
。
従って、セラミック含有率が高いものでは導体抵抗が高
くなる。またそれが低い場合では、セラミック基板と導
体部との熱膨張率の差が大きいので内部応力が生じ、表
面層側に形成された導体部の表面周辺にてクラックが生
じ易い。特に、近年の電子回路の高速化、高集債化に伴
い、この多響基板に配線の高密度化が必要になって来て
いる。
その結果、スルーホールのピッチが小さくなっているの
で、その歪みが加算されて表面側導体部の周辺にクラッ
クがより一層発生し易く、また導体部径を小さくして数
多くの導体部を配置させると高抵抗となるという問題が
生じて来ている。
本発明は、前記問題点を同時に解消するものであり、導
体抵抗を低くするとともに表面側導体部の表面周辺のク
ラックの発生を防止したセラミック多層基板を提供する
ことを目的とする。
〔課題を解決するための手段〕
本発明のセラミック多層基板は、３層以上のグリーンシ
ートを積層し焼成してなりスルーホールをもつセラミッ
ク基板と、該スルーホール内に配置されセラミック及び
導電材料からなる導体部と、を具備するセラミック多層
基板において、前記セラミック基板は、少なくとも各最
表面層を含む各表面層部とその間に配置された内層部と
からなり、前記導体部は、前記各表面層部に形成された
表面側導体部と前記内層部に形成された内側導体部とか
らなり、前記各表面側導体部のセラミック含有率は、前
記内側導体部のセラミック含有率よりも高いことを特徴
とする。
前記「少なくとも各最表面層を含む各表面層部」のうち
、「各最表面層」とは、セラミック多層基板の一方の最
表面層と反対側の他方の最表面層の２つを意味し、「少
なくとも〜を含む」とはその最表面層のみからなっても
よいし、それを含む２層以上からなってもよいことを意
味する。「内層部」とは、前記画表面層部を除き、それ
らよりも内側に配置されるセラミック基板部分をいう。
この表面層部のセラミック含有率を高くするのは、クラ
ックの発生し易い表面側導体部に生じる内部応力を低減
させて、クラックの発生を防止するためである。内層部
のセラミック含有率を低くするのは、低抵抗を確保する
とともに、このようにしても上下の両セラミック層によ
り導体部が抑えられるので、もともとクラックが発生し
にくいからである。この内層部は、セラミック含有率が
異なる層が組み合わされた複層構造でもよい。このセラ
ミック含有率の差は、通常、ＷＳＭｏ等の導電材料１０
０重量部に対して、約８重量部程度以上が用いられる。
表面側導体部とセラミック基板との熱膨張率の差を小さ
くしかつ内側導体部の低抵抗化を図るのに好ましいから
である。
前記セラミック基板のグリーンシートの積層数は３層以
上であればよい。この３層とするのは、１層又は２層で
は２つの表面層部と内層部を構成することができないか
らである。また、このセラミック基板のうちの各表面層
部を構成するグリーンシートの積層数も特に問わず、１
層でも２層以上でもよいし、一方と他方の各表面層部に
おいてその層数が異なってもよい。この各表面層部の層
数は、各グリーンシートの厚さ、スルーホール径（導体
部径）、スルーホールピッチ等に関係する。通常、この
表面層部の厚さはスルーホールピッチ、導体部径等にも
よるが、導体部径の約１倍以上であればクラックが少な
く、特に２倍程度以上であれば更に好ましい。これは、
相対的に内部応力の発生を減少させてクラックの発生を
抑えることができるからである。
前記セラミック材料又は導電材料は、特に限定されず、
目的用途により種々選択される。尚、両材料の熱膨張率
が一致すれば、本発明の構成にするまでもなくクラック
の発生を防止できるので、それが異なる場合（大きくて
も、小さくてもよい）、特に比較的大きく異なる場合に
、特に本発明は有用である。通常、前者として、アルミ
ナ、ジルコニア等が、後者としてＷＳＭｏ等が使用され
る。尚、この導電材料としては金属材料に限らない。
更に、本多層基板としては、各内部導電層、表面導電層
、信号線、コンデンサ層、その他の機能層等が目的、用
途に応じて形成される。
〔作用〕
導体部を構成する材料としては、アルミナ等のセラミッ
クと、これと熱膨張率が異なる金属材料等（例えばアル
ミナよりもそれが小さいＷ等）とを用いる。従って、セ
ラミック含有率が高くなると、導体部の熱膨張率が大き
くなり、セラミック基板の熱膨張率に近くなる。一方、
抵抗値はセラミック含有率が増すに従って加速度的に増
大する。従って、導体部中のセラミック含有率を増加し
てゆくと、セラミック基板と導体部の熱膨張率の差が小
さくなるので、内部よりも発生し易い表面部のクラック
の発生を抑えることができるが、抵抗値は上昇し、電子
回路の低抵抗化、高速化の要求に反する。
一方、本発明では、表面側導体部のアルミナ含有率を高
くしているので、クラックの発生し易い表面側導体部の
熱膨張率をセラミック基板のものと近似させて、クラン
クの発生を防止している。
また、内側導体部の導電材料含有率を高くしているので
、この部分の抵抗が著しく小さくなり、全体として低抵
抗を確保できる。更に、このようにしても内側導体部は
上下層のセラミック層により抑えられるので、クラック
の発生はもともと少なく、問題とならない。
〔実施例〕
以下、実施例により本発明を具体的に説明する。
まず、第１表に示すアルミナ、Ｗ、Ｍｏの各組成割合と
なるように各原料を準備し、これにブチラール樹脂及び
有機溶媒（メチルエチルケトン、トルエン等）を加えて
混合し分散させて３種類の導電性インク　（ａ、ｂＳｃ
）を調合した。
次に、アルミナを主成分とするグリーンシート（厚さ０
．１８ｍｍ）を成形し、この所定位置にスルーホールを
あけた。このスルーホールは０゜３０ｍｍφと０．２０
ｍｍφの大きさで、これを縦横の行列状に各交互に２０
０個配列した。尚、スルーホールのピッチは０．７６ｍ
ｍである。この各スルーホール内に前記３種類のインク
を用いて各々充填し、シート表面にＷ、Ｍｏを主成分と
する別の導電性インクを用いて信号線、電源、グランド
線等のパターンを形成した。
これらの各シートを第２表に示す組合せにて、９層積層
し、積層体ＮＩＩＩ〜■を作製した。積層体Ｎα■、■
は本発明品で、その前者は各表面層部に３層を、後者は
２層を積層したものであり、その他は全層ともに同一イ
ンクを用いた比較例界であ第１表 第２表 第３表 る。次いで、この各積層体を１５３０℃にて焼結させて
、２０Ｘ２０Ｘ１．３５　　（厚さ）ｍｍのセラミック
基板に０．２５ｍｍφと０．１７ｍｍφの各導体部が各
２００個行列状に形成された各アルミナ多層配線基板Ｎ
Ｑ、Ｉ〜■を作製した。
この各多層基板において表面側導体部の表面周辺のクラ
ック発生率と導通抵抗を調べて、その結果を第３表に示
した。このクラック発生率としては、各１０サンプルを
各々作製し、２００Ｘ１０個の導体部中において、クラ
ックの発生した導体部数の割合を示した。
この結果によれば、表面層部をアルミナ含有率の低い（
１１，５％）インクａで形成した場合（ＮαＩ）は、ク
ラックの発生が多く、それが比較的高い（２０％、２７
％）インクｂ、Ｃを用いた場合（Ｎα■〜■）には、い
ずれもクラックはほとんど又は全く発生しない。また、
Ｎα■は表面層部にアルミナ含有率の比較的高いインク
ｂを用いるので、全部をインクｂとした場合（Ｎα■）
と同様にクラックは、はとんど又は全く発生しなかった
。
また内層部はアルミナ含有量が低いインクａを用いるの
で、抵抗値が０．２５ｍｍφで７，７ｍΩ０．１７ｍｍ
φで１５．２ｍΩと小さく、いずれもＮα■の約８８％
と小さい。
更に、Ｎα■は表面層部にアルミナ含有率の高いインク
Ｃを用いるので、全部をインクＣとした場合（Ｎα■）
と同様にクラックは、０．２５ｍｍφの場合でも全く発
生しなかった。また内層部がアルミナ含有量が低いイン
クａを用いるので、抵抗値が０．２５ｍｍφで１０．５
ｍΩ、０．１７ｍｍφで２１．３ｍΩと小さく、いずれ
もＮα■の約７０％と少ない。Ｎα■ではアルミナ含有
率の差が１２重量部、Ｎα■も１２重景部であり、いず
れもこれによる効果に優れる。
以上より、本発明品では、スルーホールのピッチが０．
６３５ｍｍと大変率さい場合でもクラックの発生を抑え
るとともに、０．１７又は０．２５ｍｍφの小さな導体
部径であっても抵抗値を小さくできるので、近年の要求
に合致した高品質のセラミック多層基板とすることがで
きた。
〔発明の効果〕
本発明のセラミック多層基板は、前記作用を有するので
、多層基板全体の抵抗値の上昇を低く抑えつつ、かつ軌
膨張の不整合による表面側溝体部周辺からのクランクを
防止できる。従って、近年、電子部品として特に要求さ
れる低抵抗化と高品質化がバランスよく達成でき、特に
、スルーホールのピッチ及び径が小さい高精度、高品質
の多層配線基板について極めて有用である。

Claims (1)

    【特許請求の範囲】
  1. （１）３層以上のグリーンシートを積層し焼成してなり
    スルーホールをもつセラミック基板と、該スルーホール
    内に配置されセラミック及び導電材料からなる導体部と
    、を具備するセラミック多層基板において、 前記セラミック基板は、少なくとも各最表面層を含む各
    表面層部とその間に配置された内層部とからなり、前記
    導体部は、前記各表面層部に形成された表面側導体部と
    前記内層部に形成された内側導体部とからなり、前記各
    表面側導体部のセラミック含有率は、前記内側導体部の
    セラミック含有率よりも高いことを特徴とするセラミッ
    ク多層基板。
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