JPH03108826A - フレーム同期検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 強制ハターンヲモつフレームパターンの、デスクランブ
ル方式によるフレーム同期検出回路に関し、 フレーム同期検出において、フレームパターンの初期ビ
ットの同期検出を行うことにより、同期検出を高信頼化
した同期検出回路を提供することを目的とし、 入力したフレーム信号よりフレームパターンを復元する
フレームパターン復元手段と、フレーム信号の第２ビッ
ト以降の同期検出を行う通常ビット比較手段と、フレー
ム信号の初期ビットの同期検出を行う初期ビット比較手
段と、フレームパターン復元手段より出力されるフーム
パターンの中の強制パターンを検出する強制パターン検
出手段と、強制パターン検出手段が、強制パターンを検
出した時にリセットされ、パターン数をカウントするパ
ターン数計数手段と、初期ビットでは、初期ビット比較
手段の出力を選択し、第２ビット以降は通常ビット比較
手段の出力を選択し出力する選択手段とを備え構成する
。

〔産業上の利用分野〕

本発明は、強制パターンをもつフレームパターンの、デ
スクランブル方式によるフレーム同期検出回路に関する
。

ディジタル通信においては、一定のフレームフォーマッ
トを定め、周期的に信号を繰り返し送信する。

この各周期毎に特定のパターンを有するパルスを付加挿
入し、受信側ではフレニムの周期毎のパルス列をチエツ
クし、フレームパルスを検出し同期をとるようにしてい
る。

このようなフレーム同期検出回路は高い信頬性を持つこ
とが要望されている。

〔従来の技術〕 第５図は従来例のフレーム同期検出回路を説明する図で
ある。

第５図に示す従来例は入力したフレーム信号よりフレー
ムパターンを復元させる７ビットのシフトレジスタ１１
と、 シフトレジスタの４ビット目と７ビット目を入力とする
排他的論理和回路（以下ＥＸ−ＯＲ回路と称する）１２
と、 シフトレジスタ１１より出力するフレームパターンが強
制パターンになったことを検出する強制パターン検出回
路４１と、 入力したフレーム信号とＥＸ−ＯＲ回路１２の出力を入
力とするＥＸ−ＯＲ回路２１と、強制パターン検出回路
４１が強制パターンを検出したときにフレームパターン
の初期ビットをマスクするインバータ（以下ＩＮＶと称
する）１３Ａと論理積回路（以下ＡＮＤ回路と称する）
１３と、 強制パターン検出回路４１が強制パターンを検出したと
きにＥＸ−ＯＲ回路２１の出力をマスクする１ＮＶ２２
ＡとＡＮＤ回路２２と、同期保護回路７１から構成した
例である。

上述の回路において、フレーム信号が順次入力され、シ
フトレジスタ１１で１ビットずつ順次シフトしてゆく。

ここでは、シフトレジスタ１１の第４番端子と第７番端
子の出力のＥＸ−ＯＲをＥＸ−ＯＲ回路１２でとり、デ
スクランブル方式によりフレームパターンを復元させて
いる。

ＥＸ−ＯＲ回路１２の出力と入力したフレーム信号との
一致をＥＸ−ＯＲ回路２１でとり、その出力は一致のと
きは”０゛、不一致で”１”となる。

強制パターン検出回路４１により、強制パターンをチエ
ツクしており、強制パターン以外のときは出力は”０′
′であるので、その出力はＩＮＶ２２Ａにより反転され
”１”となるので、ＥＸ−ＯＲ回路２１の出力はそのま
ま、一致のときは”０″、不一致のときは”１”がＡＮ
Ｄ回路２２をとおして出力される。

これを同期保護回路７１に入力し、同期保護をかけたあ
と出力する。

すなわち、出力が＠　Ｏ１１のときは、同期状態、１”
のときは非同期状態を示す。

強制゛パターン検出回路４１が、強制パターンを検出し
たときは出力が４１　ＩＩとなり、ＩＮＶ１３Ａ、２２
Ａにより反転され０″となり、それぞれＡＮＤ回路１３
．２２の一方の端子に入力されるので、他方の端子の状
態には関係なくその出力は常に′０”となり、初期ビッ
トおよび初期ビットの同期検出結果がマスクされる。

〔発明が解決しようとする課題〕

上述の従来例では、シフトレジスタより出力させたフレ
ームパターンが強制パターンになったことを検出すると
フレーム信号の初期ビットと初期ビットの同期検出結果
をマスクすることにより、初期ビットはフレーム同期検
出の対象から除外している。

本発明は、フレーム同期検出において、フレームパター
ンの初期ビットの検出を行うことにより、同期検出の高
信軒化した同期検出回路を提供することを目的とする。

〔課題を解決す゛るための手段〕

第１図は本発明の詳細な説明するブロック図を示す。

第１図に示す本発明の原理ブロック図中の１０は、入力
したフレーム信号よりフレームパターンを復元するフレ
ームパターン復元手段であり、２０は、　フレーム信号
の第２ビット以降の同期検出を行う通常ビット比較手段
であり、３０は、フレーム信号の初期ビットの同期検出
を行う初期ビット比較手段であり、 ４０は、フレームパターン復元手段１０より出力される
フームパターンの中の強制パターンを検出する強制パタ
ーン検出手段であり、 ５０は、強制パターン検出手段が、強制パターンを検出
した時にリセットされ、パターン数をカウントするパタ
ーン数計数手段であり、６０は、　初期ビットでは、初
期ビット比較手段３０の出力を選択し、第２ビット以降
は通常ビット比較手段２０の出力を選択し出力する選択
手段であり、 かかる手段を具備することにより本課題を解決するため
の手段とする。

〔作　用〕

フレームパターン復元手段１０にフレーム信号を入力し
デスクランブル方式によりフレームパターンを復元させ
る。

、第２ビット以降のフレーム信号は、フレームパターン
復元手段１０で復元したフレームパターンと入力したフ
レーム信号を通常ビット比較手段２０で比較し、初期ビ
ットは初期ビット値として入力した値と入力したフレー
ム信号を初期ビット比較手段３０で比較する。

強制パターン検出手段４０が、フレームパターン復元手
段ｌＧより出力されるフームパターンの中に強制パター
ンを検出したときリセットされるパターン数計数手段５
０の出力により、選択手段６０は初期ビットでは、初期
ビット比較手段３０の出力を選択し、第２ビット以降は
通常ビット比較手段２０の出力を選択しフレーム同期状
態を出力し、初期ビットもフレーム同期検出に含めるこ
とにより、フレーム同期検出回路の高倍転化を図ること
が可能となる。

〔実施例〕

以下本発明の要旨を第２図〜第４図に示す実施例により
具体的に説明する。

第２図は本発明の実施例のフレーム同期検出回路を説明
する図、第３図はフレームパターンを説明する図、第４
図は本発明の実施例のタイムチャートを説明する図をそ
れぞれ示す。なお、全図をｉｍにて同一符号は同一対象
物を示す。

第２図に示す本発明の実施例は、第１図で説明したフレ
ームパターン復元手段１０として、入力したフレーム信
号をシフトする７ビットのシフトレジスタ１１とシフト
レジスタ１１の第４ビットと第７ビットの出力のＥＸ−
ＯＲをとるＥＸ−ＯＲ回路１２、 通常ビット比較手段２０として、ＥＸ−ＯＲ回路２１゜ 初期ビット比較手段３０として、ＥＸ−ＯＲ回路３１、 強制パターン検出手段４０として、強制パターン検出回
路４１、 パターン数計数手段５０として、ＡＮＤ回路５１とパタ
ーン数カウンタ５２、 選択手段６０として、セレクタ６１、 および、同期の保護をかける同期保護回路７１から構成
されている。

第２図において入力したフレーム信号はシフトレジスタ
１１の中で１ビットずつシ、フトされて、７個の出力端
子に出力される。

二こで、第４番と第７番の出力端子はＥＸ−ＯＲ回路１
２に接続されており、第１ビットと第４ビットのＥＸ−
ＯＲをとった出力が第８ビットのフレーム信号、第２ビ
ットと第５ビットのＥＸ−ＯＲをとった出力が第９ビッ
トのフレーム信号となる。

第３図はフレームパターンを説明する図である。

第２図のシフトレジスタ１１の出力は７ビットの信号で
あるので、２’　−１＝１２７種類のフレームパターン
が発生するが、１２７種類で循環させると、循環周期が
長すぎるので４８パターンで強制的に最初のパターンに
復帰させている。

したがって、第４１ビットと第４４ビットのＥＸ−ＯＲ
をとった出力が第４８ビットのフレーム信号となり、論
理どおりの”１°゛０゛で”１′となるが、第４２ビッ
トと第４５ビットのＥＸ−ＯＲをとった出力は”０゛、
０”で１１０１＋なるべきところであるが、強制的に初
期パターンに戻すために”１″を入れている。

第４２ビット〜第４８ビットの連続する７ビットのパタ
ーンが強制パターンである。

この４８パターンで繰り返されるフレーム信号が入力さ
れ、シフトレジスタ１１とＥＸ−ＯＲ回路１２で復元さ
せたフレーム信号との一致をＥＸ−ＯＲ回路２１でとる
。初期ビットはシフトレジスタ１１とＥＸ−ＯＲ回路１
２で復元させたフレーム信号と論理的に一致しないので
、初期ビットは入力したフレーム信号の初期ビットと初
期ビット入力端子より入力した初期ビット値″１′とＥ
Ｘ−ＯＲ回路３１で一致をとる。

パターン数カウンタ５１はパターン数をカウントしてお
り、強制パターン検出回路４１の出力によりリセットさ
れ、０１“からパターン数をカウントし、４８カウント
したときにキャリイを発生し、セレクタ６１にＥＸ−Ｏ
Ｒ回路３１の出力を選択させる。

セレクタ６１では、パターン数カウンタ５２の出力によ
り、初期ビットの比較結果であるＥＸ−ＯＲ回路３１の
出力と第２ビット以降の比較結果であるＥＸ−ＯＲ回路
２１の出力を選択出力し、同期保護回路７１に入力し、
同期保護をかけた後同期状態を出力する。

第４図は、本発明の実施例のタイムチャートである。

■　パワーオンにより全ての回路をリセットしてから動
作開始する。

■　ＲＦＣは同期状態を示す出力であり、１”が非同期
状態を示す。

ここでは、パワーオン後若干の時間を経過してから同期
状態になったことを示している。

■　ＦＰＴＮはフレーム信号であり、継続して入力され
ている。

■　第３図で説明した強制パターンが発生すると強制パ
ターン検出回路４１より１”が出力される。強制パター
ン検出回路４１の出力は、同期保護回路７１の出力とと
もにＡＮＤ回路５１に入力されているので、非同期状態
では強制パターン検出ごとにセレクタ６１を切替え、同
期引き込み後はカウンタのキャリイによりセレクタ６１
を切り替える。したがって、同期引き込み後はビットエ
ラー等により偶発的に検出された強制パターン位置では
セレクタ６１は動作しない。

上述の構成により、初期ビットも同期検出に含めること
により、同期検出の信顛性を高めることができる。

〔発明の効果〕

以上のような本発明によれば、初期ビットもフレーム同
期検出に含めることによる信軌性の高いフレーム同期検
出回路を提供することができる。

【図面の簡単な説明】

第１図は本発明の詳細な説明するブロック図、第２図は
本発明の実施例のフレーム同期検出回路を説明する図、 第３図はフレームパターンを説明する図、第４図は本発
明の実施例のタイムチャートを説明する図、 第５図は従来例のフレーム同期検出回路を説明する図、 をそれぞれ示す。 図において、 １０はフレームパターン復元手段、 １１はシフトレジスタ、 １２．２１．３１はＥＸ−ＯＲ回路、 １３．２２．５１はＡＮＤ回路、 １３Ａ、２２ＡはＩＮＶ、 ２０は通常ビット比較手段、 ３０は初期ビット比較手段、 ４０は強制パターン検出手段、 ４１は強制パターン検出回路、 ５０はパターン数計数手段、 ５２はパターン数カウンタ、 ６０は選択手段、 ６１はセレクタ、 ７１は同期保護回路、 をそれぞれ示す。 本発明の実施例のフレーム同期検出回路を説明する図第
２図 本発明の詳細な説明するブロック図 第１図 ＥＸ−０Ｒ ＝６１９２０２１２２２３２４２５２６２７２８２９３
０３１３２３３３４３５３６−５０１１０１０１００１
１１００１１１１４３７３８３９４０４１４２４３４４
４５４６４７４８：４９５０５１５２５３５４５５　・
−−１２７０１１０１００００１０１１１０１１１１・
・・・フレームパターンを説明する図 第３図

Claims (1)

1. 【特許請求の範囲】 強制パターンをもつフレームパターンのデスクランブル
   方式によるフレーム同期検出回路であって、 入力したフレーム信号よりフレームパターンを復元する
   フレームパターン復元手段（１０）と、フレーム信号の
   第２ビット以降の同期検出を行う通常ビット比較手段（
   ２０）と、フレーム信号の初期ビットの同期検出を行う
   初期ビット比較手段（３０）と、 前記フレームパターン復元手段（１０）より出力される
   フームパターンの中の強制パターンを検出する強制パタ
   ーン検出手段（４０）と、 前記強制パターン検出手段（４０）が、強制パターンを
   検出した時にリセットされ、パターン数をカウントする
   パターン数計数手段（５０）と、初期ビットでは、前記
   初期ビット比較手段（３０）の出力を選択し、第２ビッ
   ト以降は前記通常ビット比較手段（２０）の出力を選択
   し出力する選択手段（６０）とを備えたことを特徴とす
   るフレーム同期検出回路。