JPH03108731A - Ｃｃｄ装置用電荷転送ゲートの組み込み方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＣＣＤ装置に電荷転送ゲートを組み込む方法、
より正確には電荷を半導体領域の表面に沿って横方向に
逐次転送するため第１および第２の転送ゲート群を半導
体領域の表面上に交互に入り組んだゲート配列で組み込
む方法に関する。

〔従来の技術〕

ＣＯＤないし電荷結合装置は半導体の表面部に電荷の形
で記憶された信号値を表面上に配列されたゲートに与え
る電圧を制御しながら表面に沿って逐次転送するもので
、周知のようにビデオカメラや電子スチルカメラの撮像
用のほか、アナログ信号等の記憶や遅延用にも広く利用
される。電荷の円滑な転送には、多数個配列されたゲー
トを最低でも２相制御する必要があり、それらを最低で
も第１および第２の転送ゲート群に分けて電圧制御する
。本発明はかかる転送ゲート群をＣＣＤ装置に組み込む
方法に関し、その代表的な従来例を第４図を参照して説
明する。

第４図（ａ）の半導体領域１はシリコン基板ないしはそ
の上に成長されたエピタキシャル層であり、その表面を
まず薄いゲート酸化膜３で覆った後にその上に多結晶シ
リコン膜等を成長させ、これをフォトエツチングするに
より第１の転送ゲート群５をゲート相互間に一定間隔を
置いて形成する。

この第１の転送ゲート群５の各ゲート下の半導体領域１
の表面部がそれぞれ電荷を保持する第１の転送領域Ｒ１
として用いられる。

これらの第１の転送領域Ｒ１の相互間の半導体領域１の
表面部は図のようにそれぞれ第２の転送領域Ｒ２とされ
るが、それにはゲート酸化膜を付は直した上で第２の転
送ゲートを設ける必要がある。

このため第４図（ｂ）の工程では、ゲート酸化膜３を第
１の転送ゲート群５をマスクとして各ゲーＩ・下側部の
みを残してエツチングにより除去し、半導体領域１の表
面を露出させる。次の同図（Ｃ）の工程では、第２の転
送領域Ｒ２用の半導体領域１のかかる露出面と第１の転
送ゲート５の表面を含む全面を薄いゲート酸化膜１１で
覆う。

続く同図（ｄ）の工程では、このゲート酸化膜１１上に
多結晶シリコン膜を成長させ、そのフォトエツチングに
より第２の転送ゲート群１２を形成する。

この第２の転送ゲート１２は、第１と第２の転送領域Ｒ
１とＲ２相互間で電荷が円滑かつ確実に転送されるよう
、図のように第１の転送ゲート５と若干重なり合うパタ
ーンで形成される。

このように半導体領域１の表面上に第１と第２の転送ゲ
ート群５と１２をそれぞれゲート酸化膜３と１１を介し
て組み込んだＣＣＤ装置では、通例のように両転送ゲー
ト群に与える電圧を周期的に切り換え制御することによ
り、第１と第２の転送領域Ｒ１とＲ２内の電荷が半導体
領域１の表面に沿って所定方向に逐次転送される。

なお、第２の転送ゲート群１２用にゲート酸化膜を上述
のようにわざわざ付は直すのは、第１の転送ゲート群５
と絶縁する必要のほか、第１の転送ゲート群をパターン
ニングする際の例えばドライエツチングにより最初のゲ
ート酸化膜３が損傷を受けやすいためである。

〔発明が解決しようとする課題〕

ところが、上述のように第１および第２の転送ゲート群
を互いに若干重ね合わせ、かつ第２の転送ゲート群用に
ゲート酸化膜を付は直すようにしても、第１および第２
の転送領域間の電荷の転送が充分円滑に行かない場合が
ある。

これは第４図（ｅ）に要部を拡大して示すように、第１
の転送ゲート５の下側でそれ用の第１のゲート酸化膜３
と第２の転送ゲート１２用の第２のゲート酸化膜１１と
の間に微小な隙間Ｇが発生することがあるためである。

周知のように、ゲート下の半導体領域１０表面電荷はゲ
ート酸化膜による静電誘導に依存するので、ゲート酸化
膜にかかる中断ないし欠損があると電荷の移動が円滑に
行かなくなり、電荷転送効率が低下し極端な場合には電
荷が転送されな（なる。さらにかかる隙間Ｇの発生原因
は、第４図（ｂ）の工程で第１のゲート酸化膜３をエツ
チングする際のオーバエツチングにより、第１の転送ゲ
ート５の下側に図のようなアンダーカットＵが発生しや
すいことにある。

もちろん、このアンダーカットの程度が軽微な場合には
第２のゲート酸化膜１１によって埋められて問題は起こ
らないが、その程度が大きいときに隙間Ｇが発生するの
である。このアンダーカットの原因であるオーバーエツ
チングないしはサイドエツチングをな（すには、第１の
ゲート酸化膜３に対するエツチングを異方性にすればよ
く、このためにはドライエツチング法を採用するのが有
利であるが、半導体領域１の表面部がその上のゲート酸
化膜３を完全に取り切る際にプラズマに曝され、その結
晶構造がダメージを受けて肝心の電荷の蓄積や移動が悪
影響を蒙りやすい。このため、第１のゲート酸化膜３に
はぶつ酸系のエツチング液等を用いる化学エツチングを
施すはかなく、オーバーエツチング従ってアンダーカッ
トの発生を完全には防止できないのが現状である。

本発明の目的はかかる問題点を解消して、第１および第
２のゲート酸化膜の相互間に隙間が発生することがない
ＣＣＤ装置への転送ゲートの組み込み方法を提供するこ
とにある。

〔課題を解決するための手段〕

この目的は本発明によれば、半導体領域の表面を薄い第
１のゲート酸化膜で覆う工程と、第１のゲート酸化膜上
に第１の転送ゲート群をそのゲート相互間に間隔を置い
て形成する工程と、全面を酸化膜により覆う工程と、酸
化膜を第１の転送ゲート群のゲート相互間の半導体領域
の表面を露出させるまでエツチングする工程と、全面を
薄い第２のゲート酸化膜により覆う工程と、半導体領域
に接する第２のゲート酸化膜上に第２の転送ゲート群を
形成する工程とを順次経由して、半導体領域の表面上に
第１および第２の転送ゲート群を交互に入り組んだゲー
ト配列で組み込むことによって達成される。

なお、上記構成中の酸化膜工程ではＣＶＤ法により全面
上つまり第１のゲート酸化膜および第１の転送ゲートの
上に酸化膜を成長させるのが有利であり、これに対する
エツチング工程ではドライエツチングと化学エツチング
とを順次施すのが最も望ましい。

また、この酸化膜工程では水Ｍ基を含むシリコン化合物
をスピンコード法等により塗着し、その焼成によって酸
化膜を形成することもでき、これに続くエツチング工程
では酸化膜およびその下の第１のゲート酸化膜には化学
エツチングのみを施すことでよい。

なお、薄い第１および第２のゲート酸化膜は、従来どお
り半導体領域の単結晶シリコンの表面ないしは転送ゲー
ト用の多結晶シリコンの表面の熱酸化によって形成する
ことでよい。

〔作用〕

本発明は第１のゲート酸化膜上に第１の転送ゲート群を
設けた後、従来のように第１のゲート酸化膜をエツチン
グすることなく逆にその上をさらに酸化膜によって覆っ
た上で、これら両膜が重なった状態でエツチングを施す
ことにより、ゲート相互間の半導体領域の表面から両膜
を完全に除去してもゲートの下側にまではエツチングが
進行せず、従ってゲート側面の隅部に第１のゲート酸化
膜が残るようにしたものである。

すなわち、第１のゲート酸化膜上に第１の転送ゲートが
突出している状態で酸化膜によりこれを覆うと、ゲート
の側面と第１のゲート酸化膜の表面とがなす隅部には他
の部分よりも酸化膜が厚く付くことを利用して、次のエ
ツチング工程で従来ではオーバーエツチングが発生する
条件で化学エツチングを施してゲート相互間の半導体領
域の表面から酸化膜と第１のゲート酸化膜を完全に取り
除いても、このゲート側面の隅部に第１のゲート酸化膜
を確実に残すことができる。

従って、次の工程で半導体領域の露出された表面等を第
２のゲート酸化膜で覆う際、この残された第１のゲート
酸化膜に連続して第２のゲート酸化膜が形成されるので
、従来のように両ゲート酸化膜間に隙間が発生すること
がなくなる。

このように本発明方法によれば、従来方法に酸化膜付は
工程を追加するだけで、隙間発注によるゲート酸化膜の
中断を防止して、ＣＣＤ装置内の電荷の蓄積と転送を円
滑かつ正確にすることにより課題を解決することができ
る。

〔実施例〕

以下、図を参照しながら本発明の実施例を具体的に説明
する。第１図は本発明方法の第１実施例を主な工程ごと
の状態で示すＣＯＤ装置の一部の断面図である。

第１図（ａ）は第１のゲート酸化膜工程を示す。半導体
領域１はシリコン基板ないしその上に成長されたエピタ
キシャル層であり、ふつうこれをｐ形として正のゲート
電圧下でその表面部内で電子をキャリアとする負の電荷
が蓄積かつ転送されるようにする。この工程では、半導
体領域１の表面を通常の熱酸化法により　４００〜６０
０人程度の厚みの薄い第１のゲート酸化膜３で覆う。

次の第１図（ｂ）の第１の転送ゲート群の形成工程では
、第１のゲート酸化膜３上に０．３〜０．５−の多結晶
シリコン膜を全面成長させた上でふつうは燐ドープによ
りその比抵抗を下げ、これを例えばドライエツチングす
ることによって、第１の転送ゲート群５をフォトプロセ
スの精度に応じた一定のゲート間隔でパターンニングす
る。

第１図（Ｃ）が本発明の特徴である酸化膜付は工程であ
って、酸化膜７を第１のゲート酸化膜３および第１の転
送ゲート５の上を含む全面に熱ＣＶＤ法やプラズマＣＶ
Ｄ法によって例えば０．２−程度の厚みに成長させる。

この際、ゲート５の側面付近の隅部では酸化膜７が図で
７８で示すように他の部分よりは若干厚めになる。

続くエツチング工程は、この例では第１図（ｄ）のドラ
イエツチング工程と同図（ｅ）の化学エツチング工程の
２段に別けて行なわれる。同図（ｄ）におけるドライエ
ツチングにはりアクティブイオンエツチング法を利用す
るのがよく、例えば数％程度の酸素を含むぶつ化炭素系
の数Ｐａの圧力の反応ガスの放電プラズマふん囲気内で
図のように第１の転送ゲート５の頂面が露出する程度に
まで酸化膜７を除去する。これにより、第１の転送ゲー
ト５の相互間の半導体領域１の上側では図で３ｂで示す
ように第１のゲート酸化膜がほぼ現れるまで酸化膜７が
除去されるが、前述の隅部の酸化膜７ａは第１の転送ゲ
ート５の側面上に残る。

第１図（ｅ）の化学エツチング工程では、ふつうは希ぶ
つ酸液を用いて前工程で残った第１のゲート酸化膜３ｂ
を除去して半導体領域１を露出させる。

この化学エツチングはもちろん等方性で、前述のオーバ
ーエツチングの危険があるが、本発明では第１の転送ゲ
ート５の側面上に隅部の酸化膜７ａが残っているので、
ゲートの下側の第１のゲート酸化膜３がエツチングされ
るまでには至らず、隅部の酸化膜７ａが除去された後の
ゲート側面下の隅部に図のようにゲート酸化膜のゲート
下からの食み出し部３ａが残る。

第１図（ｆ）は第２のゲート酸化膜付は工程で、半導体
領域１と第１の転送ゲート５の表面を例えば通常の熱酸
化法による第２のゲート酸化膜１１で覆い、半導体領域
１上で第１のゲート酸化膜の食み出し部３ａと連続させ
る。その厚みは半導体領域１の単結晶シリコン上で第１
のデー１１化膜３と同じ４００〜６００人とされるが、
この例では熱酸化膜なので第１の転送ゲート５の多結晶
シリコン上ではその約２倍の８００〜１０００人程度に
なる。

第１図（ｇ）の工程では第２の転送ゲート群１２が作り
込まれる。このため前と同様に多結晶シリコン膜を全面
成長させ、フォトプロセス後の例えばドライエツチング
によって第２の転送ゲート群１２を従来と同じく第１の
転送ゲート群５と交互に入り組んだゲート配列で、かつ
相互に一部が重なり合うパターンに形成する。これによ
りＣＣＤ装置への転送ゲートの組み込みが完了する。図
には第１と第２の転送領域Ｒ１とＲ２が示されており、
その転送動作は従来のＣＣＤ装置と同じである。

第２図はＣＣＤ用の転送ゲートを第１図の実施例と同じ
要領で作り込むが、同じ集積回路用チップ内に電界効果
トランジスタをも同時に作り込む実施例を示し、図の左
側にＣＣＤ部が、右側に電界効果トランジスタ部がそれ
ぞれ示されている。

なお、電界効果トランジスタはＣＯＤの入力部や出力部
に組み込まれる場合もあるが、この実施例ではそれとは
独立にチップ内に組み込まれるものとし、かつｐ形の半
導体領域１をサブストレートとするｎチャネル形である
ものとする。

第２図（ａ）において、ｐ形の半導体領域１の表面には
電界効果トランジスタを作り込むべき範囲を囲んでＬＯ
ＧＯ３膜等の厚いフィールド酸化膜２がまず付けられ、
次に、ＣＣＤ部に対して第１のゲート酸化膜３が、電界
効果トランジスタ部に対してゲート酸化膜がそれぞれ付
けられる。もちろん、これら両ゲート酸化膜が同じ厚み
でよい場合は同時に付けられる。続いて、ＣＣＤ部に第
１の転送ゲート群５を組み込むと同時に、電界効果トラ
ンジスタ部にゲート６が組み込まれる。

さらに、フォトレジストからなるマスク膜ＭによりＣＣ
Ｄ部を覆い、電界効果トランジスタ部には窓を開口して
、窓内の半導体領域１の表面に通例のようにゲート６を
マスクの一部に利用しながらイオン注入法によりｎ形の
この例では低不純物濃度のソース・ドレイン履用に例え
ば燐Ｐを低い加速電圧で浅く打ぢ込む。

第２図ら）はＣＣＤ用の前述の酸化膜付は工程であって
、電界効果トランジスタ部を含むチップの全面が酸化膜
７によって覆われる。

第２図（Ｃ）は前述のドライエツチング工程であって、
第１図の場合と同じ要領で酸化膜７をＣＣＤ部の第１の
転送ゲート５と電界効果トランジスタ部のゲート６が露
出するまで除去する。この際に前の実施例と同様に、Ｃ
ＣＤ部の第１の転送ゲート５と電界効果トランジスタ部
のゲート６の側面に隅部の酸化膜７ａが残る。

第２図（ｄ）は電界効果トランジスタ部へのイオン注入
工程であり、同様にマスク膜ＭによりＣＣＤ部を覆い電
界効果トランジスタ部に窓を開口した上で、高不純物濃
度のソース・ドレイン雇用に同じｎ形ではあるが今度は
砒素Ａｓ等の拡散係数が小な不純物を高加速電圧で深く
イオン注入する。この際、ゲート６と隅部の酸化膜７ａ
がマスクの一部として利用される。

第２図（ｅ）はイオン注入された不純物の熱拡散工程で
あって、ｎ形不純物としての燐Ｐと砒素Ａｓを高温下で
拡散させて電界効果トランジスタの低不純物濃度および
高不純物濃度のソース・ドレイン層９および１０を半導
体領域１内に作り込む。

この際、低不純物濃度のソース・ドレイン層９はその不
純物としての燐がゲート６をマスクとしてイオン注入さ
れかつその拡散係数が大なので、ゲート６の下側にもぐ
り込むように作り込まれ、高不純物濃度のソース・ドレ
イン層１０はその不純物としての砒素がゲート６と隅部
の酸化膜７ａとをマスクとしてイオン注入されかつその
拡散係数が小なので、ゲート６の側方に作り込まれる。

よく知られているように、かかる低不純物濃度と高不純
物濃度の二重ソース・ドレイン層を備える電界効果トラ
ンジスタはとくに高耐圧用に適し、このように本発明方
法をうまく利用しながら、この種の高性能電界効果トラ
ンジスタを集積回路装置に作り込むことができる。

第２図（ｆ）は前述の化学エツチング工程であり、電界
効果トランジスタ部をマスク膜Ｍで覆った状態でＣＣＤ
部に化学エツチングを施して、第１の転送ゲート５相互
間の半導体領域１上から第１のゲート酸化膜３を除去す
る。ゲート酸化膜の食み出し部３ａが残るのは前述のと
おりである。

第２図（ｇ）は第２のゲート酸化膜付は工程であって、
ＣＣＤ部では露出された半導体領域１と第１の転送ゲー
ト５の表面上に第２のゲート酸化膜１１を前の実施例と
同じく食み出し部３ａと連続するように付けるとともに
、電界効果トランジスタ部にもゲート６の上にこれを付
けて、いわゆる層間絶縁膜として利用できるようにする
。

第２図（ロ）は第２の転送ゲート群の組み込み工程であ
り、ＣＣＤ部のみに第２の転送ゲート群１２が前の実施
例と同様に組み込まれる。

第３図に本発明の異なる実施例を示す。この実施例では
酸化膜付は工程とエツチング工程が前の実施例と異なる
が、図中の第１図と同じ部分には同じ符号が付されてい
る。

第３図（ａ）は第１のゲート酸化膜付は工程と第１の転
送ゲート形成工程を完了した第１図（ハ）に対応する状
態を示す。ここまでは前の実施例と同じであって、ｐ形
の半導体領域１の表面が第１のゲート酸化膜５で覆われ
、その上に第１の転送ゲート群５が組み込まれる。

二の実施例における第３図ら）の酸化膜付は工程では、
水酸基を含む珪素化合物のスピンコードと焼成によって
酸化膜８が付けられる。これ用の珪素化合物としてはＲ
ＢＳｉ（ＯＨ）４−　　の構造（ただしＲはアルキル基
、ｎ＝１〜３）をもつシラノールや５ｉ（０■）４の構
造をもつ水酸化珪素を用いることができ、これをメタノ
ール等の溶剤に溶かしたものをスピンコードし、２００
″Ｃ程度の温度で溶剤を完全に蒸発させた上で９００〜
１０００°Ｃの高温で焼成して酸化シリコンからなる０
、１−程度の厚みの酸化膜とすることができ、例えばこ
れを２度繰り返えすことにより　０．２／１ｍｌの厚み
の酸化膜８とする。

この酸化膜８は前の実施例でのＣＶＤ法による酸化膜７
はどは緻密でないが、エツチングが容易なので本発明の
実施上はむしろ都合がよい。また、この酸化膜付けにス
ピンコードを利用するので、酸化膜８は半導体領域１上
では厚く、第１の転送ゲート５上では薄く付いて図のよ
うになだらかな表面になり、ゲート側面付近に他部分よ
りも厚い隅部８ａが形成される点も好都合である。

第３図（Ｃ）はエツチング工程を示す。この実施例では
、酸化膜８のエツチングが容易でかつ厚い隅部８ａが形
成されているので、ドライエツチングの併用は不要であ
り、希ぶつ酸を用いる化学エツチングのみにより酸化膜
８を除去することでよい。

この際、前と同様に第１のゲート酸化膜３の食み出し部
３ａが残る。

第３図（ｄ）は第２のゲート酸化膜付は工程で、前の実
施例と同じ要領で半導体領域１と第１の転送ゲート群５
上に第２のゲート酸化膜１１を食み出し部３ａと連続し
て付けることができる。第３図から省かれているが、こ
れ以降は第２の転送ゲート１２を第２のゲート酸化膜１
１上に形成することにより第１図（匂の完成状態とすれ
ばよい。

以上説明したいずれの実施例でも、エツチング工程後に
第１のゲート酸化膜３の食み出し部３ａが残り、これに
連続して第２のゲート酸化膜１１が付けられるので、両
ゲート酸化膜間に従来のような隙間が発生ずることがな
く、電荷の蓄積と転送を円滑かつ確実にすることができ
る。

なお、上述の実施例ではＣＣＤ装置が２相制御されるも
のとしたが、制御方式がこれと異なり例えば第３の転送
ゲート群を組み込む必要がある場合にも、実施態様を適
宜に変形させることにより本発明方法をその要旨内で適
用ないし応用することが可能である。

〔発明の効果］ 以上の記載のように本発明方法では、半導体領域の表面
を覆う第１のゲート酸化膜上に第１の転送ゲート群を組
み込んだ後に、全面を酸化膜により一旦覆った上でこれ
と第１のゲート酸化膜を半導体領域の表面からエツチン
グで除去するようにしたので、第１の転送ゲートの側面
部にその下側の第１のゲート酸化膜の側方への食み出し
部を残すことができ、これに連続して第２のゲート酸化
膜を付けた上に第２の転送ゲート群を組み込むことによ
り、第１と第２のゲート酸化膜を相互間に隙間なく連続
して形成でき、これによってＣＣＤ装置としての電荷蓄
積とその転送動作を円滑かつ確実にすることができる。

また、酸化膜をＣＶＤ法により成長させてそのエツチン
グにドライエツチングと化学エツチングとを組み合わせ
る本発明の有利な態様によれば、ＣＣＤ装置が組み込ま
れる集積回路チップ内に二重ソース・ドレイン層構造を
もつ高性能電界効果トランジスタを本発明方法を利用し
て合理化された工程で組み込むことができる。

さらに、酸化膜を水酸基を含むシリコン化合物のスピン
コードと焼成によって形成し、その下側の第１のゲート
酸化膜とともに化学エツチングする本発明の有利な態様
によれば、ゲート酸化膜中の隙間発生に対する防止効果
を一層向上するとともに、電荷転送ゲートの組み込みに
要する工程を簡単化することができる。

本発明方法により電荷転送ゲートが組み込まれたＣＣＤ
装置はその転送領域間の電荷転送上の効率ないし精度が
非常に高＜、領域間の電荷の逐次転送を１０００回程度
以上繰り返えしても、８ビツトのディジタル化に充分耐
え得るアナログ精度で電荷を転送することができる。

このように、本発明の実施によってＣＣＤ方式の固体撮
像素子ないしイメージセンサの精度や信顧性を向上でき
、大量のアナログ信号の正確な記憶や遅延用へのＣＣＤ
装置の適用可能範囲を一層拡大することができる。

【図面の簡単な説明】

第１図から第３図までが本発明に関し、第１図は本発明
による電荷転送ゲートの組み込み方法の第１の実施例を
工程ごとの状態で示すＣＣＤ装置チップの一部拡大断面
図、第２図は第１の実施例を電界効果トランジスタの組
み込みに利用した実施例を主な工程ごとの状態で示す集
積回路装置用チップの要部拡大断面図、第３図は本発明
の第２の実施例を主な工程ごとの状態で示すＣＣＤ装置
用チップの一部拡大断面図である。第４図は従来の代表
的な電荷転送ゲートの組み込み方法を示すＣＣＤ装置チ
ップの一部拡大断面図である。これらの図において、 １：半導体領域、２：フィールド酸化膜、３：第１のゲ
ート酸化膜、３ａ：第１のゲート酸化膜の食み出し部、
３ｂ二半導体領域上の第１のゲート酸化膜、４：電界効
果トランジスタ用ゲート酸化膜、５：第１の転送ゲート
群、６：電界効果トランジスタ用ゲート、７　ｎ　ＣＶ
Ｄ法による酸化膜、７ａ二酸化膜の隅部、８ニスピンコ
ート法による酸化膜、８ａ二酸化膜の隅部、９：電界効
果トランジスタの低不純物濃度ソース・ドレイン層、１
０：電界効果トランジスタの高不純物濃度ソース・ドレ
イン層、１１：第２のゲート酸化膜、１２：第２の転送
ゲート群、Ａｓ：イオン注入される砒素、Ｇ：ゲート酸
化膜の隙間、Ｍ：マスク膜、Ｐ：イオン注入される燐、
Ｒ１：第１の転送領域、Ｒ１第２の転送領域、Ｕニオ−
バーエツチングによるアンダーカット、２３ く５ （） （） 叉〕 ｑノ （ｈ さ

Claims (1)

【特許請求の範囲】
1. 電荷を半導体領域の表面に沿って横方向に逐次転送する
   ための第１および第２の転送ゲート群を半導体領域の表
   面上に交互に入り組んだゲート配列で組み込む方法であ
   って、半導体領域の表面を薄い第１のゲート酸化膜で覆
   う工程と、第１のゲート酸化膜上に第１の転送ゲート群
   をそのゲート相互間に間隔を置いて形成する工程と、全
   面を酸化膜により覆う工程と、酸化膜を第１の転送ゲー
   ト群のゲート相互間の半導体領域の表面を露出させるま
   でエッチングする工程と、全面を薄い第２のゲート酸化
   膜により覆う工程と、半導体領域に接する第２のゲート
   酸化膜上を含む各範囲に第２の転送ゲート群を第１の転
   送ゲート群と交互に入り組んだゲート配列で形成する工
   程とを順次経由することを特徴とするＣＣＤ装置用電荷
   転送ゲートの組み込み方法。