JPH03108195A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、２つの電源系を持つ半導体集積回路装置に
関し、特に１つの出力端子に、２つの電源系からの信号
を出力するようにした装置に関する。

〔発明の概要１ この発明は、２つの電源系を持つ半導体集積回路装置の
、１つの出力端子に、２つの電源系からの信号を出力す
る回路において、低い電圧値の電源から電源供給される
出力回路と出力端子の間に、高い電圧値を持つ電源から
電源供給される出力回路からの電流の流れ込みを防ぐＭ
ＩＳトランジス・夕を設け、このＭＩＳ）−ランジスタ
のゲートには、コンデンサと、ＭＩＳＩ−ランジスタよ
り構成されるブートストラップ回路を接続することによ
り１回路の簡単化と、低い電源からの信号の振幅の低下
をおさえるようにしたものである。

〔従来の技術〕

従来、１つの出力端子に、異なる振幅の信号を出力する
場合、第２図に示すように、出力回路７と８のどちらか
を、スイッチ９．１０または、スイッチ１１．１２によ
って電源から切りはなしたり、どちらかの出力を高イン
ピーダンス状態にすることにより行っていた。

［発明が解決しようとする課題］ しかし、従来の出力回路では、スイッチを切り換えるた
めの制御回路を必要としたり、相補形回路においては、
第３図に示すように、低電圧側の出力回路では、Ｐチャ
ンネルＭＩＳ）−ランジスタの基板を、最も高い電源に
接続させなければならないため、バックゲート効果によ
り、Ｐチャンネルトランジスタのしきい値が高くなり、
立ち上がり時間が遅くなるという欠点があった。

この発明は、簡単な回路の追加だけで上記問題点を解決
する回路を提供することを目的としている。

［課題を解決するための手段］ 上記問題点を解決するため、この発明は、２つの相異な
る電圧値の電源系を持つ半導体集積回路装置において、
１つの出力端子に第１の電源から電源供給される第１の
出力回路を接続し、前記第１の電源よりも電圧が低い第
２の電源から電源供給される第２の出力回路と前記出力
端子の間に少くとも１つのＭＩＳトランジスタを接続し
、前記ＭＩＳトランジスタのゲートと前記第２の出力回
路の間に、コンデンサを接続し、前記ＭＩＳＩ−ランジ
スタのゲートと前記第２の電源の間に、少くとも１つの
ＭＩＳ）ランジスタを接続するようにした。

［作用］ 上記のように構成された回路では、第２の出力回路と出
力端子の間に接続された逆流防止トランジスタのゲート
を、コンデンサと、ダイオード接続されたＭＩＳＩ−ラ
ンジスタという簡単な回路構成によりブートストラップ
し、第２の出力回路からの出力信号を、逆流防止トラン
ジスタによる損失無く、出力端子に出力させるよにした
。

ｒ実施例１ 以下にこの発明の実施例を図面にもとすいて説明する。

第１図において、出力端子３には、第１の電源Ｖｃｃｌ
から電源が供給される第１の出力回路７からの出力と、
第１の電源Ｖｅａｌよりも低い第２の電源ｖｅｅ２から
電源が供給される第２の出力回路８からの出力が出力さ
れる。第１の出力回路７から出力が出される場合、これ
よりも低い第２の電源ｖｃ１１，２へ第１の電源Ｖｅａ
ｌから電流が流れない様にＭＩＳＦＥＴ５が第２の出力
回路８と出力端子３の間に接続されている。第１の出力
回路７から出力される場合、第２の出力回路８の出力も
同時にハイレベルとすると、ＭＩＳＦＥＴ５のゲート−
ソース間電圧がほぼＯＶとなるため、ＭＩＳＦＥＴ５が
カットオフし、第２の出力回路８は切りはなされ、第１
の電源Ｖｅａｌからの電流の流れ込みは起きない、第２
の出力回路８から出力が出される場合、ＭＩＳＦＥＴ６
とコンデンサ４から成るブートストラップ回路によって
、ＭＩＳＦＥＴ５のゲートを昇圧するため、第２の出力
回路８からの出力は逆流防止ＭＩＳＦＥＴ５によるレベ
ル損失や、スピードの低下などの問題点が解決できる。

第４図は、本発明をＥＥＰＲＯＭのワード線駆動回路に
応用した実施例である。　ＥＥＰＲＯＭでは、データを
メモリに書き込むときに、ワード線に、１５〜２０ｖ程
度の高い電圧を印加する。これは通常内蔵の昇圧回路に
よって行われる。メモリの読み出し時には、電源電圧振
幅の電圧を加えられるが読み出しスピードを速くするた
めには、立ち上りスピードが速く、振幅の大きい電圧が
必要となる９本発明は、このような応用例には、特に有
効である。第４図の内蔵昇圧回路１６は、電源電圧から
昇圧するため、電流駆動能力が小さい、第４図ＭＩＳＦ
ＥＴ５はＥＥＰＲＯＭの書き込み時に昇圧出力が出てい
るとき、ＭＩｓＦＥＴｌ　３　、　　ｌ　４より構成さ
れるワード線駆動回路への電流をカットする。εＥＰＲ
ＯＭの読み出し時は、このＭＩＳＦＥＴ５のゲート電圧
はブートストラップされるため、ワード線へは、はぼ電
源電圧振幅でスピード低下の無い信号が供給できる。

ＭＩＳＦＥＴＩ　５は、コンデンサ４の電荷を放電させ
るためのトランジスタである。

以上のように、実施例において、ＭＩＳＦＥＴ５は、第
１の電源からの第２の電源への電流の流れ込みをおさえ
、ＭＩＳＦＥＴ５のゲート電圧をブートストラツブ回路
により昇圧することによって、第２の出力回路からの出
力は、ＭＩＳＦＥＴ５の影響をほとんど受けず、損失無
く出力されるのである。

［発明の効果］ この発明は、逆流防止ＭＩＳＦＥＴと、そのゲート電圧
をブートストラップするという簡単な構成で、１つの出
力端子に、２つの電源からの出力を共に損なわずに出力
できるのである。

５、６　・　・　・　ＭＩＳＦＥＴ ７・・・・・第１の出力回路 ８・・・・・第２の　　〃

Claims (1)

【特許請求の範囲】
1. ２つの相異なる電圧値の電源系を持つ半導体集積回路装
   置において、１つの出力端子に、第１の電源から電源供
   給される第１の出力回路が接続され、前記第１の電源よ
   りも電圧が低い第２の電源から電源供給される第２の出
   力回路と前記出力端子の間に、少くとも１つのＭＩＳト
   ランジスタが接続され、前記ＭＩＳトランジスタのゲー
   トと前記第２の出力回路の間に、コンデンサが接続され
   、前記ＭＩＳトランジスタのゲートと前記第２の電源の
   間に、少くとも１つのＭＩＳトランジスタが接続される
   ことにより構成される半導体集積回路装置。