JPH03105539A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 本発明はキャッシュメモリを有すると共にこのキャッシ
ュメモリを有効／′無効に出来る情報処理装置に関し、 データ処理動作に際しキャッシュメモリの有効／無効を
自由に選択出来、その上キャッシュメモリの障害発生に
対して柔軟に対応することが出来るよう｛こすることを
目的とし、 主記憶と、主記憶からのデータに基づいて演算処理する
ブ０セッサと、主記憶データを一時的に格納するキャッ
シュメモリと、キャッシュメモリの有効７・無効を表す
フラグと、キャッシュメモリのエラー時にプロセッサの
動作を制御する手段と、を備え、フラグで表されたキャ
ッシュメモＩｊの有効，′無効に基づいて制御手段の切
換えを行なうことにより、キャソシュメモリの有効化又
は無効化を可能とするように＋＋ｆｉ成した。

［産業上の利用分野コ 本発明は情報処理装置、特にキャッシュメモリを必要に
応じて活ｆ目することができるように図った情報処理装
置に関するしのである。

［従来の技術］ 情報処理装置は一般に、主記憶とプロッセッサとを有し
主記憶からのデータをプロツセサで演算処理するが、こ
の演算処理に際しての処理の効率或いはスビートを向上
させるために、キャッシュメモリを備えたものがある。

このようなキャッシュメモリを備えた情報処理装置の一
従来例が第３図に示されている。この情報処理装置は、
演算処理に必要な各種プログラム及びデータが格納され
る主記憶１と、実際の演算処理動作を行なうプロセッリ
゛２と、主記憶のコピーの一部を格納するキャッシュメ
モリ３と、キャッシュメモリ３へのデータの書き込み及
び読み出しをコントロールするキャッシュ１１１御部４
と、主記憶１とプロセッサ２との間のデータの伝送径路
となるメモリバス５とをｂ１１１えて成る。　この情報
処理装置において、データの処理を行なうには、先ずブ
ロセッザ２の動「〔によって演算に必要なプログラム等
が外部記ＩＱ媒体（７ロプピーディスク、補助記憶装置
など）から主記憶ｌヘメモリバス５を通してロードされ
る。そして、主記憶のコピーの一部をキャッシュメモリ
に格納することにより処理のスピードアップが図られた
りする。

τ発明が肚決しようとする課題］ しかしながら、このような従来の情報処理装置にあって
は、当該情報処理装置が当初からキャヅシュメモ＋Ｊ　
３を使用するように構成されているから、キャッシュメ
モリ３に何らかの障害が生じた場合、このキャッシュメ
モリ３を切り離すことができないため、１ｄ報処理装置
がシスＴムダウンせざるを得ないという不具合があった
。

本発明はこのような従来の問題点に鑑みてなされたしの
で、その目的は、データ処理動作にキャッシュメモリの
有効，′無効を自由に選択出来、その上キャッシュメモ
リの障害発生に対して柔軟に対応することの山来る情報
処理装置を提供することである。

［課題を解決するための手段］ 第１図は本発明の原理｛，℃成を示す図である。この図
にＪｊいて、符号１１は演算処理に必要な各種ブロタラ
ム及びデータが格納される主記憶、１２は主記憶１１か
らのデータを基に実際の演算処理動作を行なうブＵセッ
ザ、１３は主記憶１１のコピーの一部を格納するキャッ
シュメモリ、１４はキャッシュメモリ１３へのデータの
書き込み及び読み出しをコントロールするキャッシュ制
御部、１５は主記憶１ｌとプロセッサ１２との間のデー
タの伝送径路となるメモリバス、１６はプロツセサ１２
とキャッシュメモリ１３との間のデータ送信のマッチン
グをとるプロセッサ・キャッシュメモリインタフェース
である。

また、符号１７はキャッシュメモリ１３の有効／無効を
示すデータか格納されるキャッシュモー１・フラグ、１
８はキャッシュメモリ１３がエラーを生した特にプロセ
ッサ１２の動作をコン１・ロールするエラー制御部、ｌ
９はキャッシュメモリ１３の有効又は無効に応じてプロ
セッサ１２と主記憶１１との間のデータの読み出し動作
をコントロールするメ七リリクエスト制御部である。エ
ラー制ａ＋＋部１８にはキャッシュ；Ｉ７ＩＩ御部１４
とキャッシュモードフラグ１７との信号によって起動が
かけられるようにアンドゲート２０が接続され、また、
キャッシュモードフラグ１７とメモリリクエスト制御部
ｌ９との間にはキャッシュモードフラグ１７へのデータ
設定の状態によってメモリリクエスト制御部１９の動作
を切り替えるスイッチ手段２１が桜続されている。

［作用］ ｉＩｉＴ記のような｛Ｒ成において、先ずキャッシュモ
ートフラグ１７の設定が行なわれ、キャッシュメモリ１
３のｉｔ効又は無効が決定される。ｌｉｉｒ記キャッシ
ュメモリ１３を有効にする時はキャッシュモードフラグ
１７に”１゜゛、無効にするときは゛’　Ｏ　”が没定
される。キャッシュメモリ１３が無効の状態の下でプロ
セッサ１２を動作させると、メーしリリター盲−スト制
御部１９は主ｒｌｌｆ２１１との間でデータを通常の作
動によって転送し、演算に必要なデータをブロ七ソサ１
２内に取り込んで処理する。池方、キャッシュメモリ１
３が有効の状態の下でプロセッサ１２を動１′ドさせる
と、メモリリクエスト制御部１つは主記１意１ｌとの間
でデータをブロック転送し、演算に必要なデータはプロ
セッザ１２内で処理する一方、残りのデータはキャッシ
ュメモ＋１　１　３に書き込む。このキャッシュメモリ
１３が有効の状態の下でのプロセッサ１２の動作中によ
ｊいてキャッシュメモリ１３に障害等が允生ずると、ギ
ャッシュ制御部１４からプロセッサ１２にχ．ｆ　Ｌて
−「ヤッシュエラー信号が出力される。このキャッシュ
エラー信号に基づいてエラー，ｌｌｌＩ圓部ｌ８が動作
しキャッシュモドフラク１７のセブトデータを変更し、
キャッシュメモリ１３を無効化して当該キャッシュメモ
リ１３をプロセッサ１２から切り離す。これによって、
プロセッサ１２は、恰かもキャッシュメモリ１３が接続
されていないように動作する。

［実施間］ 第２図は本発明によるＩＲ報処理装置の一実施例を示す
ため第１図の構成をより具体化させたブロック図である
。

この図において、符号１１は演算処理に必要な各種プロ
グラム及びデータが格納される主記憶、１２は主記憶１
１からのデータを基に実際の演算処理動作を行なうプロ
セッサ、１３は主記憶１１のコピーの一部を格納するキ
ャッシュメモ１｝、１４はキャブシュメモリ１３へのデ
ータの書き込み及び読み出しをコン｝Ｕ−ルずるキャッ
シュ制御部、１５は主記１ｆｌｌｌとプロセッサ１２と
の間のデータの伝送径路となるメモリバス、１６はプロ
ツセサ１２とキャッシュメモリ１３との間のデータ送信
のマッチングをとるプロセッサ・キャッシュメモリイン
タフェースである。

また、符号１７はキャッシュメモリｌ３の有効／′無効
を示すデータが格納されるキャッシュモ−ドフラグ、１
８はギャッシュメモリ１３がエラーを生じた時にプロセ
ッサ１２の動作をコントロールするエラー制御部、１９
はキャッシュメモリ１３の有効又は無効に応じてプロセ
ッサ１２と主記１１１１との間のデータの読み出し動作
をコントロールするメモリリクエスト制御部である。エ
ラー制御部ｌ８にはキャッシュ制御部１４とキャッシュ
モードフラグ１７との信号によって起動がかけられるよ
うにアントゲート２０が接続され、また、キャメシュモ
ードフラグ１７とメモリリクエスト制御部１９との間に
はキャッシュモードフラグ１７へのデータ設定の状態に
よってメモリリクエスト制御部１９の動作を切り替える
スイッチ千段２１が接続されている。さらに、プロセッ
サ１２とメモリバス１５との間には、エラー制御部１８
からの信号出力によってキャッシュモードフラグ１７の
データ書き換え動作を行なうシステム処理プロセッーり
２２が扱続される。

エラー制御部１８はキャッシュメモリ１３にエラーが生
じた旨の情報が格納されるステータスレジスタ２３と、
キャッンユモードフラグ１７への書き込みデータが一時
格納されるデータバッフ７２４と、キャッシュモードフ
ラグ１７またはステータスレジスタ２３のいずれに対し
てデータの書き込みがなされるのかの指示データが一時
格納されるアドレスバッフ７２５と、アドレスバッフ７
２５に格納されたデータを解読するデコーダ２６と、キ
ャッシュモードフラグ１７またはステータスレジスタ２
３のいずれに対してデータの読み出しがなされるのかを
選択するマルチブレクサ２７とから成る。

かかる構成を仔する情報処理装置について、以下その動
ｆ「を説明する。

既に上で説明したように、先ずシステム処理プロセッサ
２２によってキャッシュモードフラグ１７の設定が行な
われキャッシュメモリ１３の有効又は無効が決定される
。前記キャッシュメモリ１３を有効にする時はキャッシ
ュモードフラグ１７に゛’　１　”　＞無効にするとき
は”Ｏ　Ｉ＋が設定される。そして、キャッシュメモリ
１３が無効にされた状態の下でブロセッザ１２を動作さ
せると、メモリ１１クエスト制御部１つは主記憶１１と
の間でデータを通常の１′［動によって転送し、演算に
必要なデータを主，２１意↓１からブロセブ１ノ１２内
に取り込んで処理する。他方、キャッシュメモリ１３が
有効の状態の下でプロセッサ１２を動作させると、メモ
リリクエス１・制御部ｌ９は主記憶１ｌとの間でデータ
をブロック転送し、演算に必要なデータはプロセッサ１
２内で処理する一方、残りのデータはキャッシュメモリ
１３に書き込む。

このキャッシュメモＩ１　１　３が有効の状態の下での
プロセッサ１２の動作中においてキャッシュメモリ１３
に障害等が発生した場合についてより詳細に説明する。

このエラーが発生すると、キャッシュ制御部１４からプ
ロセッサ↓２に対してキャッシュエラーＱ号が出力され
る。このキャッシュエラー信号が送られると、プロセッ
サ１２内でエラーが受け付けられ、ステータスレジスタ
２３にエラーである旨の情報がセットされ、システム処
理プロセッサ２２に割込みをあげると共にボルトする。

システム処理ブロセッザ２２は、割込みを受けると、プ
ロセッサ１２に対して読み出し動作をかけ、マルチブレ
クサ２７の動作によってステータスレジスタ２３をリー
ドし、割込みの要因がキャッシュメモリ１３の異常であ
ることを判断する。そして、この判断に基づき、先ずキ
ャッシュモードフラグ１７に対して”　ｏ　”データを
書き込む。このとき、システム処理プロセッサ２２は、
メモリバス１５を通してキャッシュモードフラグ１７を
指定するアドレスデータを出力し、このアドレスデータ
はアドレスバッフ７２５に一時格納された後デコーダ２
６で解読されキャッシュモードフラグ１７が書き込み可
能にされる。その後システム処理プロセッサ２２から”
　Ｏ　”データがメモリバス１５上に出力され、この”
０”データはデータハツフ７２４に一時格納された後キ
ャッシュモードフラグ１７に書き込まれる。このキャッ
シュモードフラグ１７へのデータ書き込みがなされると
、次にはシステム処理プロセッサ２２はステータスレジ
スタ２３をクリアずる。このとき、システム処理プロセ
ッサ２２は、メモリバス１５を通してシステム処理プロ
セッサ２２を指定するアドレスデータを出力し、このア
ドレスデータはアドレスハッフ７２５に一時格納された
後デコーダ２６で角琴読されステータスレジスタ２３が
書き込み可能にされる。その１表システム処理プロセッ
サ２２からデータクリアｆト号がメモリバス１５上に出
力され、このデータクリア信号はデータバツフ７２４に
一時格納された後ステータスレジスタ２３に送られてエ
ラー情報がクＩＪアされる。その後システム処理プロセ
プザ２２がプロセッサ１２に再び起動をかけると、キャ
ッシュメモリ１３はプロセッサ１２から切り離され、プ
ロセッサ１２は、恰かもキャッシュメモリ１３が接続さ
れていないように動作する。

［発明の効果］ 以上説明したように、本発明によれば、情報処理装置に
キャッシュメモリの有効／′無効を表すフラグと、キャ
ッシュメモリのエラー時にプロセツサの動作を制釦１ず
る手段と、キャッシュメモリの有効，無効によって演算
処理の動作をＶｌ換える制圓手段とを備えたため、一台
で２種類の動作が出来る情報処理装置となる。また、フ
ラグをセット、リセットする手段を設けたため、キャッ
シュメモリに異常が生じた場合、このキャッシュメモｊ
を切り離すことができ、情報処理装置全体のシステムダ
ウンを防止する事ができる等、種々の効果が得られる。

【図面の簡単な説明】

第１図は本発明の原理構成を示すブロック図、第２図は
本発明による情報処理装置の一実施例を示すブロック図
、第３図は情報処理装置の一従来例を示す図である。 １１・・・主記憶　　　　　　　１２・・・プロセッサ
１３・・・キャッシュメモリ １４・・・ギャッシュ制御部　　１５・・・メモリバス
１７・・・キャッシュモードフラグ １８・・・エラー制御部 ｌ９・・・メモリリクエスト制圓部 ２２・・・システム処理プロセッサ ２３・・・ステータスレジスタ ２４・・・テータハソファ　２５・・・アドレスバッフ
７２６・・・デコーダ　　　　　２７・・・マルヂブレ
クザ特許Ｈｉ　Ｉ．＋ｆｆ人　　　　　　富士通株式会
社＃！明（ｒ原裡頂八図 第ｌ図 −３２４一

Claims (1)

1. 【特許請求の範囲】 主記憶（１１）と、 主記憶からのデータに基づいて演算処理するプロセッサ
   （１２）と、 主記憶データを一時的に格納するキャッシュメモリ（１
   ３）と、 キャッシュメモリの有効／無効を表すフラグ（１７）と
   、 キャッシュメモリのエラー時にプロセッサの動作を制御
   する手段（１８）と、 キャッシュメモリの有効時にこのキャッシュメモリへの
   リクエスト動作を制御する手段（１９）と、を備え、 フラグで表されたキャッシュメモリの有効／無効に基づ
   いて制御手段の切換えを行なうことにより、キャッシュ
   メモリの有効化又は無効化を可能とすることを特徴とす
   る情報処理装置。 ２）フラグをセット、リセットする手段を設け、キャッ
   シュメモリに異常が発生した場合はフラグをクリアする
   ことにより、キャッシュメモリをプロセッサから切り離
   すようにしたことを特徴とする請求項１記載の情報処理
   装置。