JPH0310333A - Test equipment - Google Patents
Test equipmentInfo
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- JPH0310333A JPH0310333A JP1146030A JP14603089A JPH0310333A JP H0310333 A JPH0310333 A JP H0310333A JP 1146030 A JP1146030 A JP 1146030A JP 14603089 A JP14603089 A JP 14603089A JP H0310333 A JPH0310333 A JP H0310333A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、試験すべき半導体装置及び半導体装置より構
成される応用装置、いわゆる被試験装置の論理機能を試
験する試験装置に関し、特にそのパリティ機能をテスト
するためのテスト・（ターン発生回路の改良に関するも
のである。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a test device for testing the logical functions of a semiconductor device to be tested and an applied device constituted by the semiconductor device, so-called a device under test, and in particular, to Tests for testing functionality (concerning improvements to turn generation circuits).
第２図は従来の試験装置内の論理パターン発生部のブロ
ック図である。図において、１は試験装置のコントロー
ルＣＰＵ、２は論理テストパターン発生部、３は論理テ
ストパターンを記憶しておくパターンメモリでアシ、そ
のパターンメモリ３内のパターンデータを３＆で示す。FIG. 2 is a block diagram of a logic pattern generator in a conventional test device. In the figure, 1 is a control CPU of the test apparatus, 2 is a logic test pattern generating section, 3 is a pattern memory for storing logic test patterns, and pattern data in the pattern memory 3 is indicated by 3&.
４はパターンメモリ３をマイクロプログラムに従って逐
次アクセスするプログラムカウンタ、５はバス、６はプ
ログラムカウンタ４からのパターンメモリ３のバタンメ
モリアドレス（以下、アドレス）信号、７はそのメモリ
３から出力されるパターンデータの信号線、８はバッフ
ァである。また、９は論理テストパターン発生部２から
のパターン信号を受は取シ、パターン波形及び判定タイ
ミングを生成させるフォーマツタ一部である。4 is a program counter that sequentially accesses the pattern memory 3 according to the microprogram, 5 is a bus, 6 is a button memory address (hereinafter referred to as address) signal of the pattern memory 3 from the program counter 4, and 7 is a pattern output from the memory 3. A data signal line 8 is a buffer. Further, 9 is a part of a formatter which receives a pattern signal from the logic test pattern generation section 2 and generates a pattern waveform and judgment timing.
次に動作について説明する。ここで、パターンメモリ３
には、プログラムから、コントロールＣＰＵ１より ハ
ス５を通して、パターンデータ３ａを各パターンデータ
信号線７に対応して時系列に記憶しておく。この際、パ
ターンデータ信号線７に対応するデータはプログラム時
にパリティを計算して記憶しておく。Next, the operation will be explained. Here, pattern memory 3
In this step, the pattern data 3a is stored in time series from the control CPU 1 through the lotus 5 in correspondence with each pattern data signal line 7 from the program. At this time, the parity of the data corresponding to the pattern data signal line 7 is calculated and stored at the time of programming.
しかして、テスト実行時には、コントロールＣＰＵＩか
らバス５を通じてプログラムカウンタ４に指令が送られ
る。すると、このプログラムカウンタ４は、マイクロプ
ログラムに従ってアドレス信号６を発生させてパターン
メモリ３に送る。これによシ、パターンメモリ３からは
、アドレス信号６で指定されるパターンデータ３龜がパ
ターンデータ信号線７へ送シ出され、バッファ８を介し
て次の処理を行なうフォーマツタ一部９へ送られること
になる。Thus, during test execution, commands are sent from the control CPUI to the program counter 4 via the bus 5. Then, the program counter 4 generates an address signal 6 according to the microprogram and sends it to the pattern memory 3. As a result, three pieces of pattern data designated by the address signal 6 are sent from the pattern memory 3 to the pattern data signal line 7, and sent via the buffer 8 to the formatter part 9 which performs the next processing. It will be done.
しかしながら、従来の試験装置では、論理テストパター
ン発生部２が以上のように構成されているので、被試験
装置のパリティ機能をテストしようとする場合、パリテ
ィパターンデータ信号線７に対応するパターンデータは
、パリティを計算する信号線のデータに基づき全パター
ン周期毎にあらかじめ計算し、プログラムする必要があ
多、パターンプログラムの複雑化を来たすという問題点
があった。However, in the conventional test equipment, the logic test pattern generator 2 is configured as described above, so when testing the parity function of the device under test, the pattern data corresponding to the parity pattern data signal line 7 is There is a problem in that the parity must be calculated and programmed in advance for every pattern period based on the data of the signal line used to calculate the parity, which complicates the pattern program.
本発明は上記のような問題点を解消するためになされた
もので、パリティ計算に使うデータ信号線をプログラム
で指定し、パリティモードを指定するだけで自動的にパ
リティパターンデータを発生させることができる試験装
置を得ることを目的とする。The present invention was made to solve the above-mentioned problems, and it is possible to automatically generate parity pattern data by simply specifying the data signal line used for parity calculation in a program and specifying the parity mode. The purpose is to obtain a test device that can
本発明に係る試験装置は、被試験装置の論理機能をテス
トするだめの論理テストパターン発生部に、そのパター
ンメモリからのデータをプログラム指令によシ選択する
セレクタ回路と、この選択されたデータからプログラム
で設定されたモードのパリティを自動計算させるパリテ
ィ発生回路を具備したものである。The test device according to the present invention includes a logic test pattern generation section for testing the logic functions of a device under test, and a selector circuit for selecting data from the pattern memory according to a program command, and a selector circuit for selecting data from the pattern memory according to a program command. It is equipped with a parity generation circuit that automatically calculates the parity of the mode set by the program.
本発明においては、パターンメモリからの信号を選択し
てパリティのパターンデータを自動的に発生させること
ができる。In the present invention, parity pattern data can be automatically generated by selecting signals from a pattern memory.
以下、本発明を図面に示す実施例に基づいて詳細に説明
する。Hereinafter, the present invention will be described in detail based on embodiments shown in the drawings.
第１図は本発明の一実施例による試験装置の論理テスト
パターン発生部のブロック図である。第１図において第
２図と同一のものは同一符号を付してその説明は省略す
る。また、１０はパターンメモリ３のパターンデータ信
号線７のうちパリティ計算に用いるデータ線を選択する
セレクタ回路、１１はこのセレクタ回路１０で選ばれた
データ信号線のデータからパリティ値を計算するパリテ
ィ発生回路、１２はそのパリティパターンデータ線、１
３はパターンメモリ３から出力するパターンデータ信号
線７のデータ信号とパリティパターンデータ線１２のデ
ータ信号とのタイミングを調整する遅延回路である。FIG. 1 is a block diagram of a logic test pattern generation section of a test device according to an embodiment of the present invention. Components in FIG. 1 that are the same as those in FIG. 2 are designated by the same reference numerals, and their explanations will be omitted. Further, 10 is a selector circuit that selects a data line to be used for parity calculation among the pattern data signal lines 7 of the pattern memory 3, and 11 is a parity generator that calculates a parity value from the data of the data signal line selected by this selector circuit 10. circuit, 12 its parity pattern data line, 1
A delay circuit 3 adjusts the timing of the data signal on the pattern data signal line 7 and the data signal on the parity pattern data line 12 output from the pattern memory 3.
次に上記実施例構成の動作について説明する。Next, the operation of the configuration of the above embodiment will be explained.
ここで、テスト実行前に、パターンメモリ３にはプログ
ラムからパターンデータ３ａが移され記憶されておシ、
コントロールＣＰＵ１からのスタート指令によシ、プロ
グラムカウンタ４が動作して逐次アドレス信号６をパタ
ーンメモリ３に送υ、そのパターンデータ３ａがパター
ンデータ信号線７に送られてゆく。このとき、パターン
データ信号線７は一方、セレクタ回路１０に接続されて
おシ、該セレクタ回路１０は、コントロールＣＰＵＩか
らバス５によって送られた指令に基づき、パターンデー
タ信号線７から該画線をパリティ発生回路１１に接続す
る。これによシ、パリティ発生回路１１ではＣＰＵＩか
らバス５によって送られたパリティモードに従って、セ
レクタ回路１０からの信号のパリティを発生させ、パリ
ティパターンデータ線１２へ送シ出す。そして、パター
ンデータ信号線７のデータ信号は他方、遅延回路１３で
パリティパターンデータ線１２とデータ周期が合うよう
に遅延させられた後、パリティパターンデータ線１２と
共にバッファ８に送られ、次の処理をするフオマツタ一
部９に送られることになる。Here, before the test is executed, pattern data 3a is transferred from the program to the pattern memory 3 and stored.
In response to a start command from the control CPU 1, the program counter 4 operates and sequentially sends the address signal 6 to the pattern memory 3, and the pattern data 3a is sent to the pattern data signal line 7. At this time, the pattern data signal line 7 is connected to a selector circuit 10, and the selector circuit 10 selects the drawing line from the pattern data signal line 7 based on a command sent from the control CPUI via the bus 5. Connected to parity generation circuit 11. Accordingly, the parity generation circuit 11 generates parity for the signal from the selector circuit 10 in accordance with the parity mode sent from the CPUI via the bus 5, and sends it to the parity pattern data line 12. The data signal on the pattern data signal line 7 is then delayed by the delay circuit 13 so that the data period matches that of the parity pattern data line 12, and then sent to the buffer 8 together with the parity pattern data line 12 for the next processing. Part 9 will be sent to Fomatsuta.
このように、本実施例によると、パリティ計算に使うパ
ターンデータ信号線をプログラムで指定し、パリティモ
ードを指定するだけで自動的にパリティパターンデータ
を発生させることが可能になる。As described above, according to this embodiment, it is possible to automatically generate parity pattern data simply by specifying a pattern data signal line used for parity calculation in a program and specifying a parity mode.
以上のように本発明によれば、論理テストパターン発生
部に、そのパターンメモリより出力される複数のパター
ン出力信号から指定した信号を選択するセレクタ回路と
、この選択された複数の信号の指定されたパリティ発生
回路を発生させるパリティ発生回路を設けたのでパリテ
ィパターンデータをあらかじめ計算しパターンメモリに
記憶させておく必要がなく、パターンプログラムが安易
になる効果がある。As described above, according to the present invention, the logic test pattern generating section includes a selector circuit that selects a specified signal from a plurality of pattern output signals output from the pattern memory, and a selector circuit that selects a specified signal from a plurality of pattern output signals output from the pattern memory, and a selector circuit that selects a specified signal from a plurality of pattern output signals output from the pattern memory. Since a parity generation circuit is provided for generating a parity generation circuit, there is no need to calculate parity pattern data in advance and store it in a pattern memory, which has the effect of simplifying pattern programming.
第１図は本発記の一実施例による試験装置の論理テスト
パターン発生部のブロック図、第２図は従来の試験装置
の論理テストパターン発生部のブロック図である。
１・・・・コントロールＣＰＵ、２・・・・論理テスト
パターン発生部、３・・・・パターンメモリ、１０・・
−・セレクタ回路、１１・・・・パリティ発生回路。FIG. 1 is a block diagram of a logic test pattern generation section of a test apparatus according to an embodiment of the present invention, and FIG. 2 is a block diagram of a logic test pattern generation section of a conventional test apparatus. 1...Control CPU, 2...Logic test pattern generation section, 3...Pattern memory, 10...
- Selector circuit, 11... Parity generation circuit.
Claims (1)
発生部を備え、コントロールＣＰＵのプログラムに従つ
て前記論理テストパターン発生部のパターンメモリに記
憶されたパターンデータを出力することにより、被試験
装置の論理機能を試験する試験装置において、前記論理
テストパターン発生部に、前記パターンメモリより出力
される複数のパターン出力信号から指定した信号を選択
するセレクタ回路と、この選択された複数の信号の指定
されたパリティーパターンを発生させるパリテイ発生回
路を具備したことを特徴とする試験装置。It is equipped with a logic test pattern generation section for testing the logic function of the device under test, and outputs the pattern data stored in the pattern memory of the logic test pattern generation section according to the program of the control CPU. In a test device for testing functionality, the logic test pattern generation section includes a selector circuit for selecting a specified signal from a plurality of pattern output signals output from the pattern memory, and a selector circuit for selecting a specified signal from a plurality of pattern output signals output from the pattern memory; A test device characterized by comprising a parity generation circuit that generates a parity pattern.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1146030A JPH0310333A (en) | 1989-06-07 | 1989-06-07 | Test equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1146030A JPH0310333A (en) | 1989-06-07 | 1989-06-07 | Test equipment |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0310333A true JPH0310333A (en) | 1991-01-17 |
Family
ID=15398518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1146030A Pending JPH0310333A (en) | 1989-06-07 | 1989-06-07 | Test equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0310333A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62259145A (en) * | 1986-05-06 | 1987-11-11 | Hitachi Electronics Eng Co Ltd | Generating device for algorithmic pattern |
| JPS6465471A (en) * | 1987-09-04 | 1989-03-10 | Anritsu Corp | Pattern generating device |
-
1989
- 1989-06-07 JP JP1146030A patent/JPH0310333A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62259145A (en) * | 1986-05-06 | 1987-11-11 | Hitachi Electronics Eng Co Ltd | Generating device for algorithmic pattern |
| JPS6465471A (en) * | 1987-09-04 | 1989-03-10 | Anritsu Corp | Pattern generating device |
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