JPH03101166A - 交流制御素子 - Google Patents
交流制御素子Info
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- JPH03101166A JPH03101166A JP1239166A JP23916689A JPH03101166A JP H03101166 A JPH03101166 A JP H03101166A JP 1239166 A JP1239166 A JP 1239166A JP 23916689 A JP23916689 A JP 23916689A JP H03101166 A JPH03101166 A JP H03101166A
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- 239000004065 semiconductor Substances 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 9
- 230000003247 decreasing effect Effects 0.000 abstract description 4
- 238000002347 injection Methods 0.000 description 12
- 239000007924 injection Substances 0.000 description 12
- 238000010586 diagram Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/747—Bidirectional devices, e.g. triacs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、交流制御素子に関し、特にトリガ素子を内蔵
したトライアックに関する。
したトライアックに関する。
［背景技術］
先に、本出願人は、第４図に示すような構成のトライア
ックを提案した（特願平１−１４１４３９号）。
ックを提案した（特願平１−１４１４３９号）。
これは、スナバコンデンサを用いなくとも、ゲート信号
がない状態で誤ってターンオンする制御不能になること
を防止することを目的としたものである。第４図におい
て、２は半導体基体て、相対向する２つの主表面４．６
を有している。この半導体基体２は、主表面４．６側に
第１の導電型、例えばＰ型の層Ｐ１、Ｐ２を有し、これ
らＰ Ｉ、 Ｐ ２層間に、第１の導電型とは逆の導電
型１例えばＮ型の層Ｎ３層を有する。
がない状態で誤ってターンオンする制御不能になること
を防止することを目的としたものである。第４図におい
て、２は半導体基体て、相対向する２つの主表面４．６
を有している。この半導体基体２は、主表面４．６側に
第１の導電型、例えばＰ型の層Ｐ１、Ｐ２を有し、これ
らＰ Ｉ、 Ｐ ２層間に、第１の導電型とは逆の導電
型１例えばＮ型の層Ｎ３層を有する。
半導体基体２における一方の端部側に偏った位置に主表
面４側に露出した状態でＮ４層がＰ１層内に形成されて
いる。また、半導体基体２における他方の端部側に偏っ
た位置に、主表面６偏に露出した状態でＮ８層か２２層
内に形成されている。従って、Ｎ４層、Ｐ１層、Ｎ３層
、２２層によって、半導体基体２の一方の端部側に偏っ
て一方のサイリスタ８が形成され、Ｎ、、層、２２層、
Ｎ３層、２１層によって、半導体基体２の他方の端部に
偏って他方のサイリスタＩＯか形成されている。これら
両サイリスタ８．１０間の距離は、通常のトライアック
における２つのサイリスタ間の距離よりも大きくされて
いる。
面４側に露出した状態でＮ４層がＰ１層内に形成されて
いる。また、半導体基体２における他方の端部側に偏っ
た位置に、主表面６偏に露出した状態でＮ８層か２２層
内に形成されている。従って、Ｎ４層、Ｐ１層、Ｎ３層
、２２層によって、半導体基体２の一方の端部側に偏っ
て一方のサイリスタ８が形成され、Ｎ、、層、２２層、
Ｎ３層、２１層によって、半導体基体２の他方の端部に
偏って他方のサイリスタＩＯか形成されている。これら
両サイリスタ８．１０間の距離は、通常のトライアック
における２つのサイリスタ間の距離よりも大きくされて
いる。
これらサイリスタ８．１０間に、Ｎ６層、Ｎ７層、Ｎ６
層、Ｎ９層が設けられ、これらがＮ３層、２１層、２２
層と共に、トリガ素子１２を形成している。即ち、Ｎ６
層は主表面４のほぼ中央部に主表面４側に露出した状態
て２１層内に設けられ、このＮ６層とＮ４層との間に、
Ｎ６層側に比較的偏ってＮ７層か主表面４側に露出した
状態て２１層内に設けられている。このＮ７層は、Ｎ６
層とほぼ同様な幅寸法を有している。また、Ｎ８層は、
主表面６側に露出した状態てＰ２層内にサイリスタ１０
側に偏って形成されている。このＮ８層は、幅寸法かＮ
６層よりも大きく、その一方の端部、即ちサイリスタ８
側の端部は、Ｎ６層の一方の端部、即ちサイリスタ８側
の端部よりも他方の端部、即ちサイリスタ１０側に偏っ
た位置に位置している。即ち、Ｎ６層の一部はＮ８層の
一部と対向している。また、Ｎ９層は主表面４側に露出
した状態て２１層内にＮ８層と相対向するように形成さ
れている。このＮ９層はＮ８層よりも幅寸法か小さく形
成されている。
層、Ｎ９層が設けられ、これらがＮ３層、２１層、２２
層と共に、トリガ素子１２を形成している。即ち、Ｎ６
層は主表面４のほぼ中央部に主表面４側に露出した状態
て２１層内に設けられ、このＮ６層とＮ４層との間に、
Ｎ６層側に比較的偏ってＮ７層か主表面４側に露出した
状態て２１層内に設けられている。このＮ７層は、Ｎ６
層とほぼ同様な幅寸法を有している。また、Ｎ８層は、
主表面６側に露出した状態てＰ２層内にサイリスタ１０
側に偏って形成されている。このＮ８層は、幅寸法かＮ
６層よりも大きく、その一方の端部、即ちサイリスタ８
側の端部は、Ｎ６層の一方の端部、即ちサイリスタ８側
の端部よりも他方の端部、即ちサイリスタ１０側に偏っ
た位置に位置している。即ち、Ｎ６層の一部はＮ８層の
一部と対向している。また、Ｎ９層は主表面４側に露出
した状態て２１層内にＮ８層と相対向するように形成さ
れている。このＮ９層はＮ８層よりも幅寸法か小さく形
成されている。
そして、主表面６には、これを被うように電極１４か形
成され、Ｔ２端子に接続されている。また主表面４側に
は、Ｎ５層と相対向するように電極１６か形成され、ま
たＮ１層と２１層とに接触するように電極１８か形成さ
れ、電極１６．１８は電気的に接続され、端子Ｔ１に接
続されている。さらに、Ｎ６層と２１層とに接触するよ
うにゲート電極２０か主表面４側に形成され、ゲート端
子Ｇに接続されている。さらに、Ｎ７層と２１層とに接
触するように主表面４側に補助電極２２が形成され、Ｎ
９層と２１層とに接触するように主表面４側に補助電極
２４か形成されている。これら両補助電極２２．２４は
電気的に接続されている。
成され、Ｔ２端子に接続されている。また主表面４側に
は、Ｎ５層と相対向するように電極１６か形成され、ま
たＮ１層と２１層とに接触するように電極１８か形成さ
れ、電極１６．１８は電気的に接続され、端子Ｔ１に接
続されている。さらに、Ｎ６層と２１層とに接触するよ
うにゲート電極２０か主表面４側に形成され、ゲート端
子Ｇに接続されている。さらに、Ｎ７層と２１層とに接
触するように主表面４側に補助電極２２が形成され、Ｎ
９層と２１層とに接触するように主表面４側に補助電極
２４か形成されている。これら両補助電極２２．２４は
電気的に接続されている。
以下、第５図乃至第８図を参照しなから、このトライア
ックの動作について説明する。このトライアックも通常
のトライアックと同様に４つのモートで動作する。第５
図は、Ｔｌ端子か負、Ｔ２端子か正、ゲート端子Ｇが正
のトリガモートｌの場合て、Ｎ２層はゲート端子Ｇより
も低くＴｌ端子よりも高い電位である。このとき、ゲー
ト電流が同図に点線の矢印て示すように２１層内を電極
１８に向って流れ、２１層の横方向電圧降下により２１
層とＮ７層との接合か順バイアスされ、Ｎ７層から電子
の注入かＮ３層に行なわれる。その結果、Ｎ３層の電位
か下かり、２２層とＮ３層との接合か順バイアスされ、
２２層から正孔の注入か開始され、矢印Ａて示すように
電流が流れる。この電流がＮ４層の下方の２１層を流れ
、２１層の横方向電圧降下により２１層とＮ４層との接
合を順バイアスし、Ｎ４層からＮ３層へ電子の注入か行
なわれ、２２層とＮ３層との接合を順バイアスし、２２
層からｉＥ孔の注入か行なわれ、矢印Ｂて示すように主
電流か流れ、サイリスタ８かターンオンする。即ち、ト
リガモートｌては、Ｎ７層、２１層、Ｎ３層、２２層て
形成したトリガ用のサイリスタ２６かゲート電流によっ
てターンオンし、これによってサイリスタ８をトリガす
るものである。
ックの動作について説明する。このトライアックも通常
のトライアックと同様に４つのモートで動作する。第５
図は、Ｔｌ端子か負、Ｔ２端子か正、ゲート端子Ｇが正
のトリガモートｌの場合て、Ｎ２層はゲート端子Ｇより
も低くＴｌ端子よりも高い電位である。このとき、ゲー
ト電流が同図に点線の矢印て示すように２１層内を電極
１８に向って流れ、２１層の横方向電圧降下により２１
層とＮ７層との接合か順バイアスされ、Ｎ７層から電子
の注入かＮ３層に行なわれる。その結果、Ｎ３層の電位
か下かり、２２層とＮ３層との接合か順バイアスされ、
２２層から正孔の注入か開始され、矢印Ａて示すように
電流が流れる。この電流がＮ４層の下方の２１層を流れ
、２１層の横方向電圧降下により２１層とＮ４層との接
合を順バイアスし、Ｎ４層からＮ３層へ電子の注入か行
なわれ、２２層とＮ３層との接合を順バイアスし、２２
層からｉＥ孔の注入か行なわれ、矢印Ｂて示すように主
電流か流れ、サイリスタ８かターンオンする。即ち、ト
リガモートｌては、Ｎ７層、２１層、Ｎ３層、２２層て
形成したトリガ用のサイリスタ２６かゲート電流によっ
てターンオンし、これによってサイリスタ８をトリガす
るものである。
第６図はＴｌ端子か負、Ｔ２端子が正、ゲート端子Ｇが
負のトリガモード２の場合で、ゲート電流か点線で示す
ようにＴｌ端子からゲート端子Ｇに流れる。このとき２
１層の横方向電圧降下によってＮ６層と２０層との接合
か順バイアスされ、Ｎ３層へ電子の注入か行なわれる。
負のトリガモード２の場合で、ゲート電流か点線で示す
ようにＴｌ端子からゲート端子Ｇに流れる。このとき２
１層の横方向電圧降下によってＮ６層と２０層との接合
か順バイアスされ、Ｎ３層へ電子の注入か行なわれる。
その結果、Ｎ１６層と２２層との接合か順バイアスされ
、２２層から正孔の注入か行なわれ、矢印Ｃて示すよう
に電波か流れる。この電流、即ち正孔の一部がＮ７層に
流れ、Ｎ２層と２１層との接合を順バイアスし、Ｎ７層
からＮ３層に電子の注入か行なわれ、上述したのと同様
に２２層から正孔の注入が開始され、矢印りて示すよう
に電流か流れ、この電流がＮ４層の下方の２８層を流れ
、トリガモード１て説明したのと同様にサイリスタ８が
ターンオンする。即ちトリガモート２ては、Ｎ６層、２
１層、Ｎ：１層、２２層て形成した第１のトリガ用サイ
リスタ２８が、Ｎ７層、２１層、Ｎ３層、２２層て形成
した第２のトリガ用サイリスタ３０をターンオンし、第
２のトリガ用サイリスタ３０がターンオンしたことによ
りサイリスタ８をターンオンさせるものである。
、２２層から正孔の注入か行なわれ、矢印Ｃて示すよう
に電波か流れる。この電流、即ち正孔の一部がＮ７層に
流れ、Ｎ２層と２１層との接合を順バイアスし、Ｎ７層
からＮ３層に電子の注入か行なわれ、上述したのと同様
に２２層から正孔の注入が開始され、矢印りて示すよう
に電流か流れ、この電流がＮ４層の下方の２８層を流れ
、トリガモード１て説明したのと同様にサイリスタ８が
ターンオンする。即ちトリガモート２ては、Ｎ６層、２
１層、Ｎ：１層、２２層て形成した第１のトリガ用サイ
リスタ２８が、Ｎ７層、２１層、Ｎ３層、２２層て形成
した第２のトリガ用サイリスタ３０をターンオンし、第
２のトリガ用サイリスタ３０がターンオンしたことによ
りサイリスタ８をターンオンさせるものである。
第７図はＴＩ端子か正、Ｔ２端子が負、ゲート端子Ｇか
正であるトリガモード３て、この場合、補助電極２４の
電位、即ちＮ９層と、これの横の２１層との電位は、Ｔ
Ｉ端子の電位より高く、ゲート端子Ｇの電位よりも低い
電位である。この場合、点線て示すようにゲート電流か
流れ、２１層の横方向電圧降下によりＮ９層と２１層と
の接合が順バイアスされ、Ｎ９層からＮ３層へ電子の注
入か行なわれる。その結果、もともと順バイアスされて
いた２１層とＮ３層との接合かさらに順バイアスされ、
２１層から正孔の注入が開始され、この正孔電流か２２
層とＮ８層との接合を順バイアスし、Ｎ８から電子の注
入か開始される。その結果、矢印Ｅて示すように電流か
流れるか、電極１６下のＰ□層からも正孔か注入され、
Ｎ５層と２２層との接合が順バイアスされ、Ｎ５層から
電子の注入が開始され、矢印Ｆで示すように電流か流れ
、サイリスタ１０がターンオンする。即ちトリガモード
３では、ｐ、層、Ｎ３層、２２層、Ｎ８層て構成したト
リガ用サイリスタ３２によってサイリスタ１０をターン
オンするものである。
正であるトリガモード３て、この場合、補助電極２４の
電位、即ちＮ９層と、これの横の２１層との電位は、Ｔ
Ｉ端子の電位より高く、ゲート端子Ｇの電位よりも低い
電位である。この場合、点線て示すようにゲート電流か
流れ、２１層の横方向電圧降下によりＮ９層と２１層と
の接合が順バイアスされ、Ｎ９層からＮ３層へ電子の注
入か行なわれる。その結果、もともと順バイアスされて
いた２１層とＮ３層との接合かさらに順バイアスされ、
２１層から正孔の注入が開始され、この正孔電流か２２
層とＮ８層との接合を順バイアスし、Ｎ８から電子の注
入か開始される。その結果、矢印Ｅて示すように電流か
流れるか、電極１６下のＰ□層からも正孔か注入され、
Ｎ５層と２２層との接合が順バイアスされ、Ｎ５層から
電子の注入が開始され、矢印Ｆで示すように電流か流れ
、サイリスタ１０がターンオンする。即ちトリガモード
３では、ｐ、層、Ｎ３層、２２層、Ｎ８層て構成したト
リガ用サイリスタ３２によってサイリスタ１０をターン
オンするものである。
第８図は端子ＴＩが正、端子Ｔ２か負、ゲート端子Ｇが
負であるトリガモート４の場合て、この場合も補助電極
２４の電位、即ちＮ９層と、これの横の２８層との電位
は、Ｔ１端子の電位より低く、ゲート端子Ｇの電位より
も高い電位である。
負であるトリガモート４の場合て、この場合も補助電極
２４の電位、即ちＮ９層と、これの横の２８層との電位
は、Ｔ１端子の電位より低く、ゲート端子Ｇの電位より
も高い電位である。
ゲート電流が点線て示すように流れ、Ｎ６層と２１層と
の接合を順バイアスし、Ｎ６層からの電子の注入か開始
される。その結果、もともと順バイアスされていた２８
層とＮ３層との接合かさらに順バイアスされ、２１層か
ら２２層へ向って正孔の注入が開始され、２２層とＮ８
層との接合が順バイアスされ、Ｎｏ層から電子の注入が
開始され、矢印Ｇて示すように電流が流れる。このとき
、電極１６の下方の２１層からも正孔の注入が開始され
、Ｎ１．層と２２層との接合を順バイアスし、Ｎ５層か
らの電子の注入か開始される。これによって、矢印Ｈて
示すように電流が流れ、サイリスタｌＯかターンオンす
る。即ち、トリガモート４ては、Ｎ６層、２１層、Ｎ３
層て形成したトランジスタ３４によって、２１層、Ｎ３
層、２２層、Ｎ８層によって形成されたトリガ用サイリ
スタ３６をターンオンさせ、これによってサイリスタＩ
Ｏをターンオンさせるものである。
の接合を順バイアスし、Ｎ６層からの電子の注入か開始
される。その結果、もともと順バイアスされていた２８
層とＮ３層との接合かさらに順バイアスされ、２１層か
ら２２層へ向って正孔の注入が開始され、２２層とＮ８
層との接合が順バイアスされ、Ｎｏ層から電子の注入が
開始され、矢印Ｇて示すように電流が流れる。このとき
、電極１６の下方の２１層からも正孔の注入が開始され
、Ｎ１．層と２２層との接合を順バイアスし、Ｎ５層か
らの電子の注入か開始される。これによって、矢印Ｈて
示すように電流が流れ、サイリスタｌＯかターンオンす
る。即ち、トリガモート４ては、Ｎ６層、２１層、Ｎ３
層て形成したトランジスタ３４によって、２１層、Ｎ３
層、２２層、Ｎ８層によって形成されたトリガ用サイリ
スタ３６をターンオンさせ、これによってサイリスタＩ
Ｏをターンオンさせるものである。
［発明が解決しようとする課題］
上記のようなトライアラつては、２つのサイリスタ８．
１０間にトリガ素子１２を設けているのて、２つのサイ
リスタ８．１０間の距離を広げても、確実にターンオン
させることかでき、（ｄＶ／ｄｔ）ｃ を大きくする
ことかてき、スナバコンデンサを設けなくても、ゲート
信号がない状態で誤ってターンオンすることが防止でき
る。ところで、トライアックでは、その用途に応じて必
要とするゲート電流の大きさがそれぞれ異なっている。
１０間にトリガ素子１２を設けているのて、２つのサイ
リスタ８．１０間の距離を広げても、確実にターンオン
させることかでき、（ｄＶ／ｄｔ）ｃ を大きくする
ことかてき、スナバコンデンサを設けなくても、ゲート
信号がない状態で誤ってターンオンすることが防止でき
る。ところで、トライアックでは、その用途に応じて必
要とするゲート電流の大きさがそれぞれ異なっている。
上記のトライアックにおいて、ゲート電流を必要とする
電流値にしようとする場合には、その電流値に応して２
１層、Ｎ６層、Ｎ７層、Ｎ９層の濃度や深さを変更する
ことも考えられるが、これては再現性が悪いという問題
点があった。
電流値にしようとする場合には、その電流値に応して２
１層、Ｎ６層、Ｎ７層、Ｎ９層の濃度や深さを変更する
ことも考えられるが、これては再現性が悪いという問題
点があった。
本発明は、２１層、Ｎ６層、Ｎ７層、Ｎ９層の濃度や深
さを固定すると、Ｎ６層のパターン形状を変更すること
によって任意のゲート電流が得られることを利用して任
意のゲート電流を再現性よく得られるトライアックを提
供することを目的とする。
さを固定すると、Ｎ６層のパターン形状を変更すること
によって任意のゲート電流が得られることを利用して任
意のゲート電流を再現性よく得られるトライアックを提
供することを目的とする。
［課題を解決するための手段１
上記の目的を達成するために、本発明では、上述したよ
うなトライアックにおいて、ゲート領域に凹凸を設けで
ある。
うなトライアックにおいて、ゲート領域に凹凸を設けで
ある。
また、凹凸を設ける代りに、ゲート領域を、２つのサイ
リスタ間の間隔の一部にのみ設けることもてきる。
リスタ間の間隔の一部にのみ設けることもてきる。
［作用］
ゲート領域に凹凸を設けたトライアラつては、ゲート領
域のうち凹部な設けた部分のみが、実質０ 的にゲート領域として機能する。従って、この四部の数
を増加させたり、凹部の幅を調整することによって、所
定のゲート電流を流すことかてきる。
域のうち凹部な設けた部分のみが、実質０ 的にゲート領域として機能する。従って、この四部の数
を増加させたり、凹部の幅を調整することによって、所
定のゲート電流を流すことかてきる。
また、２つのサイリスタ間の間隔の一部にのみトリガ素
子を設けたものては、そのトリガ素子の長さに応じて、
ゲート領域の長さが変化する。従って、このトリガ素子
の長さを調整することによって所定のゲート電流を流す
ことがてきる。
子を設けたものては、そのトリガ素子の長さに応じて、
ゲート領域の長さが変化する。従って、このトリガ素子
の長さを調整することによって所定のゲート電流を流す
ことがてきる。
［実施例］
第１図に第１の実施例の平面図を示す。同図において、
第４図乃至第８図に示したトライアックの構成要素と同
一符号を付した部分は、同一の構成要素を示す。なお、
第１図に示していないか裏面側には、第４図乃至第８図
に示したトライアックと同様にＮ５層、Ｎ８層及びＴ２
電極１４か設けられている。
第４図乃至第８図に示したトライアックの構成要素と同
一符号を付した部分は、同一の構成要素を示す。なお、
第１図に示していないか裏面側には、第４図乃至第８図
に示したトライアックと同様にＮ５層、Ｎ８層及びＴ２
電極１４か設けられている。
この実施例において、最も特徴のある部分は、トリガ素
子１２のゲート領域となるＮ６層の長さ方向に沿って所
定の間隔ごとに、四部４０か設けられ１ ていることである。なお、この実施例ては、各四部４０
は矩形とされ、合計４個設けられている。
子１２のゲート領域となるＮ６層の長さ方向に沿って所
定の間隔ごとに、四部４０か設けられ１ ていることである。なお、この実施例ては、各四部４０
は矩形とされ、合計４個設けられている。
このＮ６層の上にゲート電極２０が設けられているか、
このゲート電極２０は、第２図に拡大して示すように、
その幅寸状かＮ６層よりも小さく、その両側縁はＮ８層
の両側縁よりも内側に位置している。そして、各四部４
０は、このゲート電極２０の下方に潜りこんている。従
って、これら凹部４０か設けられている領域のみか、第
４図に示したような断面を持ち、これら領域が、第５図
乃至第８図に示したように、ＴＩ、Ｔ２、Ｇ端子にそれ
ぞれ電圧を印加した際に、トリガモートｌ乃至４のよう
にまず動作し、やがてゲート領域の全域に亙って動作す
る。
このゲート電極２０は、第２図に拡大して示すように、
その幅寸状かＮ６層よりも小さく、その両側縁はＮ８層
の両側縁よりも内側に位置している。そして、各四部４
０は、このゲート電極２０の下方に潜りこんている。従
って、これら凹部４０か設けられている領域のみか、第
４図に示したような断面を持ち、これら領域が、第５図
乃至第８図に示したように、ＴＩ、Ｔ２、Ｇ端子にそれ
ぞれ電圧を印加した際に、トリガモートｌ乃至４のよう
にまず動作し、やがてゲート領域の全域に亙って動作す
る。
このように凹部４０を設けた領域からゲート電流が流れ
るのて、この凹部４０の数を増減させることによってゲ
ート電流を増減させることができ、また四部４０の数を
変更しなくても、この凹部４０の幅Ｗまたは凹部４０の
底からＮ６層の１側縁までの距＃文を変化させることに
よっても、ゲート電流な ２ 変化させることかできる。
るのて、この凹部４０の数を増減させることによってゲ
ート電流を増減させることができ、また四部４０の数を
変更しなくても、この凹部４０の幅Ｗまたは凹部４０の
底からＮ６層の１側縁までの距＃文を変化させることに
よっても、ゲート電流な ２ 変化させることかできる。
なお、上記の実施例ては、四部４０は、矩形上のものを
示したか、四部４（）の形状は、例えば半円、三角形等
の様々な形状とすることかできる。
示したか、四部４（）の形状は、例えば半円、三角形等
の様々な形状とすることかできる。
第２の実施例を第３図に示す。第１の実施例は、サイリ
スタ８．１０間の間隔全体にトリカ素子１２を設け、こ
のトリガ素子１２のゲート領域に四部４０を設けて、ゲ
ート電流を制御しようとしたのに対し、この実施例は、
第３図から明らかなように四部４０を設ける代りに、サ
イリスタ８，１０の間隔の一部分にのみトリガ素子１２
を設けて、サイリスタ８．１０間の間隔のうちトリガ素
子１２として機能する部分を限定して、ゲート電流を制
御しようとするものである。他の部分は、第１の実施例
と同様に構成されているのて、同等部分には同一符号を
付して、その説明を省略する。
スタ８．１０間の間隔全体にトリカ素子１２を設け、こ
のトリガ素子１２のゲート領域に四部４０を設けて、ゲ
ート電流を制御しようとしたのに対し、この実施例は、
第３図から明らかなように四部４０を設ける代りに、サ
イリスタ８，１０の間隔の一部分にのみトリガ素子１２
を設けて、サイリスタ８．１０間の間隔のうちトリガ素
子１２として機能する部分を限定して、ゲート電流を制
御しようとするものである。他の部分は、第１の実施例
と同様に構成されているのて、同等部分には同一符号を
付して、その説明を省略する。
上記の両実施例ては、トリガモート３ても動作するよう
にするために、Ｎ９層を設けたか、トリガモート３て動
作させる必要のないときには、Ｎ９層を除去してもよい
。
にするために、Ｎ９層を設けたか、トリガモート３て動
作させる必要のないときには、Ｎ９層を除去してもよい
。
［発明の効果］
以−Ｅのように、本発明によれば、トリガ素子のゲート
領域に凹凸を設けるか、または２つのサイリスタ間の間
隔の−・部にトリガ素子を設けているのて、凹凸の数を
増減させたり、凹部の寸法を変更したり、トリガ素子の
長さを変更したりすることによって、ゲート電流を調整
することができる。従って、所望のゲート電流を流すた
めに、いちいち各領域の濃度や深さ等を調整する必要が
なく、様々なゲート電流を持つトライアックを再現性よ
く容易に製造することかてきる。
領域に凹凸を設けるか、または２つのサイリスタ間の間
隔の−・部にトリガ素子を設けているのて、凹凸の数を
増減させたり、凹部の寸法を変更したり、トリガ素子の
長さを変更したりすることによって、ゲート電流を調整
することができる。従って、所望のゲート電流を流すた
めに、いちいち各領域の濃度や深さ等を調整する必要が
なく、様々なゲート電流を持つトライアックを再現性よ
く容易に製造することかてきる。
第１図は本発明によるトライアックの第１の実施例の平
面図、第２図は同第１の実施例の主要部の拡大平面図、
第３図は第２の実施例の平面図、第４図は第１及び第２
の実施例の縦断面図、第５図は第１及び第２の実施例の
トリガモードｌての動作状態の説明図、第６図は第１及
び第２の実施例のトリガモート２ての動作状態の説明図
、第７図は第１及び第２の実施例のトリガモート３ての
３ ４ 動作状態の説明図、第８図は第１及び第２の実施例のト
リガモードての動作状態の説明図である。 ２・・・・半導体基体、８．１０・・・・サイリスタ、
１２・・・・トリガ素子、４０・・・・凹部、Ｎ６・・
・・ゲート領域。
面図、第２図は同第１の実施例の主要部の拡大平面図、
第３図は第２の実施例の平面図、第４図は第１及び第２
の実施例の縦断面図、第５図は第１及び第２の実施例の
トリガモードｌての動作状態の説明図、第６図は第１及
び第２の実施例のトリガモート２ての動作状態の説明図
、第７図は第１及び第２の実施例のトリガモート３ての
３ ４ 動作状態の説明図、第８図は第１及び第２の実施例のト
リガモードての動作状態の説明図である。 ２・・・・半導体基体、８．１０・・・・サイリスタ、
１２・・・・トリガ素子、４０・・・・凹部、Ｎ６・・
・・ゲート領域。
Claims (2)
- （１）１つの半導体基体内に逆並列に接続された状態に
２つのサイリスタを間隔を隔てて設け、上記間隔内に上
記両サイリスタをトリガするトリガ素子を設けてなる交
流制御素子において、上記トリガ素子のゲート領域に凹
凸を設けたことを特徴とする交流制御素子。 - （２）１つの半導体基体内に逆並列に接続された状態に
２つのサイリスタを間隔を隔てて設け、上記間隔内に上
記両サイリスタをトリガするトリガ素子を設けてなる交
流制御素子において、上記間隔の一部にのみ上記トリガ
素子を設けたことを特徴とする交流制御素子。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1239166A JPH03101166A (ja) | 1989-09-13 | 1989-09-13 | 交流制御素子 |
| KR1019900014391A KR940000520B1 (ko) | 1989-09-13 | 1990-09-12 | 교류 제어소자 |
| DE4029121A DE4029121A1 (de) | 1989-09-13 | 1990-09-13 | Wechselstromsteuerelement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1239166A JPH03101166A (ja) | 1989-09-13 | 1989-09-13 | 交流制御素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03101166A true JPH03101166A (ja) | 1991-04-25 |
Family
ID=17040713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1239166A Pending JPH03101166A (ja) | 1989-09-13 | 1989-09-13 | 交流制御素子 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH03101166A (ja) |
| KR (1) | KR940000520B1 (ja) |
| DE (1) | DE4029121A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008177482A (ja) * | 2007-01-22 | 2008-07-31 | Sanken Electric Co Ltd | 双方向サイリスタ |
| JP2010245377A (ja) * | 2009-04-08 | 2010-10-28 | Sanken Electric Co Ltd | サイリスタ |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0621438A (ja) * | 1992-07-06 | 1994-01-28 | Toshiba Corp | 光点弧型トライアック装置およびその駆動方法 |
| US5818074A (en) * | 1996-01-31 | 1998-10-06 | Beacon Light Products, Inc. | Smooth switching thyristor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5749269A (en) * | 1980-09-08 | 1982-03-23 | Mitsubishi Electric Corp | Bidirectional thyristor |
| JPS63269574A (ja) * | 1987-04-27 | 1988-11-07 | Mitsubishi Electric Corp | 半導体素子 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3879744A (en) * | 1971-07-06 | 1975-04-22 | Silec Semi Conducteurs | Bidirectional thyristor |
-
1989
- 1989-09-13 JP JP1239166A patent/JPH03101166A/ja active Pending
-
1990
- 1990-09-12 KR KR1019900014391A patent/KR940000520B1/ko not_active IP Right Cessation
- 1990-09-13 DE DE4029121A patent/DE4029121A1/de not_active Ceased
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5749269A (en) * | 1980-09-08 | 1982-03-23 | Mitsubishi Electric Corp | Bidirectional thyristor |
| JPS63269574A (ja) * | 1987-04-27 | 1988-11-07 | Mitsubishi Electric Corp | 半導体素子 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008177482A (ja) * | 2007-01-22 | 2008-07-31 | Sanken Electric Co Ltd | 双方向サイリスタ |
| JP2010245377A (ja) * | 2009-04-08 | 2010-10-28 | Sanken Electric Co Ltd | サイリスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| KR910007152A (ko) | 1991-04-30 |
| DE4029121A1 (de) | 1991-03-21 |
| KR940000520B1 (ko) | 1994-01-21 |
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