JPH0299826A - エンコーダの信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、エンコーダの信号処理装置、特に位相同期制
御に好適に適用できる信号処理装置に関し、さらにこの
信号処理装置を備えた位相同期制御装置に関するもので
ある。

従来の技術 従来から、任意に設定された回転数で高精度の定速安定
性が要求されるような場合には、位相同期制御装置が採
用されている。

この位相同期制御装置は、所謂ＰＬＬ（ＰｈａｓｅＬ　
ｏｃｋｅｄ　Ｌ　ｏｏｐ　）制御を行うように構成され
ている。即ち、水晶発振器を用いた基準発振手段から出
力される基準信号の周波数及び位相と、エンコ−ダから
出力される検出信号の周波数及び位相が常に一致するよ
うに、それらの位相差を検出し°Ｃフィードバックを行
うように構成されている。そのため、水晶発振器の発振
周波数を分周し“ζ所定の設定回転数におけるエンコー
ダの出力信号の周波数に対応させている。

発明が解決しようとする課題 ところで、上記ＰＬＬ制御において高分解能のエンコー
ダを用いて高精度の制御を行おうとすると、信号処理速
度が極めて高速の信号処理回路を必要とする。例えば、
１回転で３２４００パルスの検出信号を出力する高分解
能のエンコーダを用いて６０００　ｒｐｍの回転制御を
行う場合には、３２４ＭＨｚの信号を処理できる回路が
必要になる。しかし、このような高速での信号処理が可
能な回路は極めて高価なものになり、汎用装置では実用
化が殆ど不可能になるという問題がある。

一方、低分解能のエンコーダを用いると、信号処理回路
は低速のものでよいが、エンコーダからの検出信号の精
度が悪くなるために、制御精度が悪くなるという問題が
ある。即ち、水晶発振器の発振周波数精度は、１／２１
５〜１／２１７程度であり、１２００　Ｏｒｐｍの回転
速度の場合、上記のように１回転当たり３２４００パル
スのエンコーダを用いると、水晶発振器とエンコーダの
精度がほぼ対応するが、それより分解能の低いエンコー
ダを用いると、それだけ制御精度が悪くなるのである。

本発明は上記従来の問題点に鑑み、信号処理速度の低い
Ｐ　Ｌ　Ｌ制御回路を用いても高精度の制御が可能とな
るような検出信号を出力するエンコーダの信号処理装置
及びそれを用いた位相同期制御装置の提供を目的とする
。

課題を解決するための手段 本発明は上記目的を達成するために、検出器から出力さ
れた互いに９０°位相の異なった検出信号からインクリ
メンタルな２進符号信号を形成する手段と、２つの任意
の次数の２進符号信号がら互いに９０°位相の異なった
出力信号を形成する手段とを備えたことを特徴とする。

好適には、検出器から出力された互いに９０゜位相の異
なった検出信号をパルス信号と正逆信号に変換して出力
する信号処理回路と、信号処理回路の出力信号を入力さ
れたアップダウンカウンタと、アップダウンカウンタの
各次数の出力端子がそれぞれの入力端子に一次ずらせて
接続され、かつ互いに対応している入力端子に入力され
た信号を出力する一対のデータセレクタと、一対のデー
タセレクタからの出力信号が人力された排他的論理和ゲ
ートとを（＋Ｉｆｔえた構成とすることができる。

又、本発明はエンコーダと、エンコーダの検出器から出
力された検出信号を分周して出力する検出信号処理回路
と、この検出信号処理回路の出力信号が検出信号として
入力されるＰｌ、し制御回路とを備えた位相同期制御装
置を提供する。

作　　　用 本発明によると、検出器から出力された互いに９０°位
相の異なった検出信号を一旦インクリメンタルな２進符
号信号とし、その任意の次数の２進符号信号を用いるこ
とによって検出信号を任意に分周し、さらに２つの次数
の２進符号信号を用いて再び９０°位相の異なった検出
信号としており、その結果検出器からの検出信号を任意
に分周した検出信号が得られる。この分周した検出信号
の精度は検出器から出力された信号に対応した精度を持
ちかつ信号の出力間隔、即ち出力信号の周波数は分周さ
れた周波数となるため、Ｉ’　Ｌ　Ｌ制御回路に検出信
号として入力すると、低速の信号処理回路を用いて高精
度の制御が可能となる。

さらに、検出信号をパルス信号と正逆信号に変換する信
号処理量、路と、アップダウンカウンタと、データセレ
クタを用いると、簡単な回路構成で高速で検出信号を・
インクリメンタルな２進符号信号とし、かつ任意の次数
の２進符号信号を選択するごとによって任意の分周比の
検出信号を得ることができ、さらに一対のデータセレク
タに１次ずらせた２進符号信号を入力して、高次の２進
符号信号を入力したデータセレクタからの出力信号と、
両方のデータセレクタからの出力信号を入力した排他的
論理和ゲートからの出力信号とを用いることによって、
互いに９０°位相の異なった信号を簡単な回路構成で得
ることができる。

また、エンコーダの検出器から出力された検出信号を、
検出信号処理回路にて分周してＩ）　Ｌ　Ｌ制御回路に
検出信号として人力することによって、高分解能のエン
コーダと信号処理速度の低いｌゝ１−■、制御回路を組
み合わ・Ｕて用いることができ、高精度の位相同期制御
装置を安価に得ることができる。

実施例 以下、本発明の一実施例を第１図〜第４図に基づいて説
明する。

まず、第３図に基づいて位相同期制御装置の概略構成を
説明すると、■は被制御対象であるｌ）　Ｃモータで、
Ｐ　Ｌ　Ｌ制御回路２から出力される制御信号に基づい
てドライバ３を介して駆動制御される。このＤＣモータ
１には、その回転位置を検出するエンコーダ１０が取付
られ、その検出信号が検出信号処理回路４を介してＰＬ
Ｌ制御回路２に入力されている。ＰＬＬ制御回路２は、
内蔵された水晶発振器の発振周波数に基づく基準信号の
周波数及び位相と、エンコーダ１０からの出力信号に基
づく検出器Σの周波数及び位相が常に一致するように、
それらの位相差を検出してフィードバック制御するよう
に構成された周知のものであり、具体的な内部構成の説
明は省略する。

エンコーダ１０は、第４図に示すように構成されている
。第４図においで、１１はレーザダイオードで、その発
光面より出た光はコリメータレンス１２で平行光束とさ
れ、可干渉性を有する平行光束にされてコート板１３に
照射される。コード板１３の外周部には、例えば３２４
００本のスリット１６が周期的に形成されでおり、前記
照射光はこのスリット】６を透過してマスク１４を照射
する。マスク１４には、前記スリット１６に対向する位
置に、スリット１６に対して傾斜した複数のスリット１
７が形成されており、このスリット１７を透過した照射
光は、光検出器５を照射する。光検出器１５には、スリ
ット１７の長手方向に複数の光検出素子１８が配置され
、それぞれ受光量に応じた検出信号を出力する。また、
各光検出素子１８は、スリット１６とマスク１４のスリ
ンドアを透過した光によってスリット７の長手方向に形
成されるモアレ縞を０°と９０°の位相で検出するよう
に配置されている。

光検出器１５の光検出素子１Ｂから出力される０°と９
０°の位相の検出信号及びコード板１３の原点位置の検
出による原点信号は検出信号処理回路４に入力されてい
る。

検出信号処理回路４は、第１図に示すように構成されて
いる。第１図において、Ｏａと９０°の位相の検出信号
は信号変換回路２１に入力され、コード板１３の移動量
に対応するパルス信号と回転方向を表ず正逆信号に変換
されてアップダウンカウンタ２２に人力されている。正
逆信号はカウンタ２２のアップダウン信号として用いら
れている。また、原点信号は必要時にこれら信号変換回
路２１及びアップダウンカウンタ２２のリセント信号と
して用い得るように構成されている。

アップダウンカウンタ２２は、１／２°の出力端子（０
次の出力端子）からｌ／２８の出力端子（８次の出力端
子）までの９つの出力端子を備えている。２３．２４は
第１と第２のデータセレクタであって、それぞれ８つの
入力端子を備え、入力されたセレクト信号によって選択
された入力端子に人力された信号を出力するように構成
されている。第１のデータセレクタ２３の各入力端子に
は、アップダウンカウンタ２２の０次から７次までの出
力端子（ＤＯ〜Ｄ７）が接続され１、第２のデータセレ
クタ２４の各入力端子には、アップダウンカウンタ２２
の１次から８次までのそれぞれ１次上位の出力端子（Ｄ
Ｉ〜Ｄ８）が接続されている。

第２のデータセレクタ２４の出力端子から出力された出
力信号は、０°の位相の検出信号に対応する分周された
出力信号としてＰＬＬ制御回路２へ出力される。また、
第１と第２のデータセレクタ２３．２４の出力信号は、
排他的論理和ゲート２５に入力され、その出力信号が、
９０°の位相の検出信号に対応する分周された出力信号
としてＰＬＬ制御回路２へ出力されている。

次に、作用を説明する。

検出器５から出力された０°と９０°の位相の検出信号
は、信号変換回路２１でパルス信号に変換されてアップ
ダウンカウンタ２２に入力され、このアップダウンカウ
ンタ２２にて検出信号が２進符号信号とされ、このアッ
プダウンカウンタ２２の出力の任意の次数の２進符号信
号をデータセレクタ２３．２４で取り出すごとによって
検出信号を任意に分周した信号が得られる。

又、第２データセレクタ２４がら出方される第２図（ａ
）に示すような出力信号ａと、第１データセレクタ２３
から出力される第２図（ｂ）に示すような出力信号すが
排他的論理和ゲート２５に入力されているので、この排
他的論理和ゲート２５の出力信号Ｃは、出力信号ａ、ｂ
の不一致で１、一致で０となり、第２図（Ｃ）に示すよ
うに、出力信号ａに対して９０°位相の異なった信号が
得られる。かくして、第２データセレクタ２４がらの出
力信号ａを０″の位相の検出信号に対応する出力信号と
して、排他的論理和ゲーｌ−２５からの出力信号Ｃを９
０°の位相の検出信号に対応する出力信号としてＰ　Ｌ
　Ｌ制御回路２に出力される。

カ＜シて、Ｐ　Ｌ　Ｌ制御回路２に検出信号として入力
される信号の精度は、エンコーダ１０の検出精度であり
、高分解能のエンコーダ１ｏを用いることによって制御
精度を高めることができ、しがもその入力信号の周期は
エンコーダ１ｏがらの検出信号を分周しているために長
くなっており、ＰＬＬ制御回路２として信号処理速度の
速いものは要求されず、安価に構成することができる。

なお、エンコーダＩＯの検出信号による累積誤差を無く
すためには、適当間隔で原点信号にて信号変換回路２２
及びアンプダウンカウンタ２２をリセットするとよい。

上記実施例では、分周手段としてアップダウンカウンタ
を用いた例を示したが、フリップフロップを複数段設け
て構成してもよく、またデータセレクタを用いて任意の
分周比を選択できるようにしたが、一定の分周比を用い
る場合はデータセレフタは省略できる。さらに、回転方
向が一定の場合には、互いに９０°位相の異なった検出
信号は必要でなく、単一の検出信号を用いて制御するこ
とができる。

発明の効果 本発明のエンコーダの信号処理装置によれば、以上の説
明から明らかなように、検出器から出力された検出信号
を任意に分周した検出信号を得ることができ、この分周
した検出信号の精度は検出器から出力された信号に対応
した精度を持ちかつ信号の出力間隔、即ち出力信号の周
波数は分周された周波数となるため、ＰＬＬ制御回路に
検出信号として入力すると、低速の信号処理回路を用い
て高精度の制御が可能となるという効果を発揮する。

又、検出信号をパルス信号と正逆信号に変換する信号処
理回路と、アンプダウンカウンタと、データセレクタを
用いると、簡単な回路構成で高速で検出信号をインクリ
メンタルな２進符号信号とし、かつ任意の次数の２進符
号信号を選択することによって任意の分周比の検出信号
を得ることができ、さらに一対のデータセレクタに１次
ずらせた２進符号信号を入力して、高次の２進符号信号
を入力したデータセレクタからの出力信号と、両方のデ
ータセレクタからの出力信号を入力した排他的論理和ゲ
ートからの出力信号とを用いることによって、互いに９
０°位相の異なった信号を簡単な回路構成で得ることが
できる。

更に、本発明の位相同期制御装置によると、エンコーダ
の検出器から出力された検出信号を、検出信号処理回路
にて分周してＰＬＬ制御回路に検出信号として入力して
いるので、高分解能のエンコーダと信号処理速度の低い
ＰＬＬ制御回路を用いて安価に高精度の位相同期制御装
置を得ることができるという効果を発揮する。

【図面の簡単な説明】

第１図〜第４図は本発明の一実施例を示し、第１図は検
出信号処理回路の構成図、第２図は同波形図、第３図は
位相同期制御装置の構成図、第４図はエンコーダの概略
構成を示す斜視図である。 １・・・・・・ＤＣモータ、２・・・・・・Ｐ　Ｌ　Ｌ
　ＩＩＩ御回路、４・・・・・・検出信号処理回路、１
ｏ・・・・・・エンコーダ、２１・・・・・・信号変換
回路、２２・・・・・・アップダウンカウンタ、２３．
２４・・・・・・データセレクタ、２５・・・・・・排
他的論理和ゲート。 代理大部弁理士　粟野重孝　はか１名

Claims (3)

【特許請求の範囲】
1. （１）検出器から出力された互いに９０゜位相の異なっ
   た検出信号からインクリメンタルな２進符号信号を形成
   する手段と、２つの任意の次数の２進符号信号から互い
   に９０゜位相の異なった出力信号を形成する手段とを備
   えたことを特徴とするエンコーダの信号処理装置。
2. （２）検出器から出力された互いに９０゜位相の異なっ
   た検出信号をパルス信号と正逆信号に変換して出力する
   信号処理回路と、信号処理回路の出力信号を入力された
   アップダウンカウンタと、アップダウンカウンタの各次
   数の出力端子がそれぞれの入力端子に一次ずらせて接続
   され、かつ互いに対応している入力端子に入力された信
   号を出力する一対のデータセレクタと、一対のデータセ
   レクタからの出力信号が入力された排他的論理和ゲート
   とを備えたことを特徴とするエンコーダの信号処理装置
   。
3. （３）エンコーダと、エンコーダの検出器から出力され
   た検出信号を分周して出力する検出信号処理回路と、こ
   の検出信号処理回路の出力信号が検出信号して入力され
   るＰＬＬ制御回路とを備えたことを特徴とする位相同期
   制御装置。