JPH0298172A - Ｄ ｍｏｓｆｅｔセル - Google Patents
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 2
- 239000000758 substrate Substances 0.000 claims 1
- 239000004020 conductor Substances 0.000 abstract description 7
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
-
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［ａ業上の利用分野］
本発明は２回拡散型のＭＯＳＦＥＴ（Ｍｅｔａｌ ０ｘ
ｉｄｅＳｉｌｉｃｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔ
ｒａｎｓｉｓｔｏｒ）、すなわちＤ ＭＯＳＦＥＴ（Ｄ
ＯＵＢＬＥ−ＤＩＦＦｔｌＳＥＤ ＭＯＳＦＥＴ）セル
に関し、特にセルの単位面積当りのチャンネル巾（ＣＩ
ＩＡＮＮＥＬＷＩＤＴ）Ｉ） 、すなわち電流の導通通
路の巾（ＷＩＤＴ）Ｉ）を増加させ、一定の集積度を維
持しながら素子の電流導通能力を向上させるように構成
したＤ ＭＯＳＦＥＴのセルに関する。
ｉｄｅＳｉｌｉｃｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔ
ｒａｎｓｉｓｔｏｒ）、すなわちＤ ＭＯＳＦＥＴ（Ｄ
ＯＵＢＬＥ−ＤＩＦＦｔｌＳＥＤ ＭＯＳＦＥＴ）セル
に関し、特にセルの単位面積当りのチャンネル巾（ＣＩ
ＩＡＮＮＥＬＷＩＤＴ）Ｉ） 、すなわち電流の導通通
路の巾（ＷＩＤＴ）Ｉ）を増加させ、一定の集積度を維
持しながら素子の電流導通能力を向上させるように構成
したＤ ＭＯＳＦＥＴのセルに関する。
［従来の技術］
一般にチャンネルの巾（ＣＩ（＾ＮＮＥＬ ＷＩＤＴＩ
＋）は第１Ｂ図に記したチャンネルの長さ（ＬＣＨ）の
垂直方向に形成されるチャンネルの広さを意味するが、
従来では例を挙げて発明者“アレクサンダーリドウ”等
によって１９８０年８月１８日付に出願され、インタナ
ショナルラクチバイア社に譲受された米国特許第４，５
９３，３０２号、名称“ゲート酸化物層の下での側辺分
配高キャリアー密度を有する高電力ＭＯ５ＦＥＴの製造
技術“を察して見ると、セルの構造は六角形に形成され
ている。又、１９８１年９月９日付ＩＥＥＥ電子技術誌
第９号、６１２８巻の１０９９頁を察して見ると上記セ
ルの構造がやはり六角形か四角形、或は三角形になって
いる。
＋）は第１Ｂ図に記したチャンネルの長さ（ＬＣＨ）の
垂直方向に形成されるチャンネルの広さを意味するが、
従来では例を挙げて発明者“アレクサンダーリドウ”等
によって１９８０年８月１８日付に出願され、インタナ
ショナルラクチバイア社に譲受された米国特許第４，５
９３，３０２号、名称“ゲート酸化物層の下での側辺分
配高キャリアー密度を有する高電力ＭＯ５ＦＥＴの製造
技術“を察して見ると、セルの構造は六角形に形成され
ている。又、１９８１年９月９日付ＩＥＥＥ電子技術誌
第９号、６１２８巻の１０９９頁を察して見ると上記セ
ルの構造がやはり六角形か四角形、或は三角形になって
いる。
第１Ａ図はＮ型ウェーハ（１）の上に従来の正六角形セ
ル（２、２’ および２″）が側方向に多数対称的に所
定間隔だけ一定に離れて配列されている状態の平面図で
、上記正六角形のセル内部はＰ型拡散領域であり、外部
的には絶縁層、すなわちゲート酸化膜層（３）および内
部的にはＮ−拡散領域によって互いに離れた状態に配列
されている。そして、上記Ｐ型拡散領域であるセル（２
，２’ および２″）内には縁部の点線付近の線に沿っ
てＮ＋拡散領域（５，５’ および５″）が形成されて
いる。従って、夫々の正六角形態をなすセルの実線部分
はゲート電極用ゲート酸化膜層の開口部（Ｏｐｅｎｉｎ
ｇ）で、上記正六角形の開口部が形成された以降に残ら
れる正六角形態の絶縁層は素子（１）のゲート酸化膜層
となる。
ル（２、２’ および２″）が側方向に多数対称的に所
定間隔だけ一定に離れて配列されている状態の平面図で
、上記正六角形のセル内部はＰ型拡散領域であり、外部
的には絶縁層、すなわちゲート酸化膜層（３）および内
部的にはＮ−拡散領域によって互いに離れた状態に配列
されている。そして、上記Ｐ型拡散領域であるセル（２
，２’ および２″）内には縁部の点線付近の線に沿っ
てＮ＋拡散領域（５，５’ および５″）が形成されて
いる。従って、夫々の正六角形態をなすセルの実線部分
はゲート電極用ゲート酸化膜層の開口部（Ｏｐｅｎｉｎ
ｇ）で、上記正六角形の開口部が形成された以降に残ら
れる正六角形態の絶縁層は素子（１）のゲート酸化膜層
となる。
第１Ｂ図は第１Ａ図の線Ａ−Ａ′ に沿フて切取った断
面図で、Ｎ型ウェーハ（１）の上にＮ−エピタキシャル
層を形成させ、Ｎ−エピタキシャル層内に六角形態のＰ
型領域（２，２’ および２″）を形成した後、上記Ｐ
型領域内の周辺に沿ってＮ９拡散領域（５，５’および
５″）を夫々形成させ、上記夫々のＮ４拡散領域（５，
５’ および５“）を導体（６，６″および６“）で結
合させる。その後、これらＰ型拡散領域（２、２’ お
よび２″）の間にはＮ＋領領域４）を所定深さで第１Ａ
図のセル構造のように六角形に形成させ、その上部に絶
縁層であるゲート酸化膜層（３）を形成させているがこ
れは順方向の導通の際、抵抗を減らす為のことで、従来
技術の一つの特徴でもある。従って、このような構造で
ゲート電極により形成されるチャンネルの長さ（Ｃ）Ｉ
ＡＮＮＥＬ ＬＥＮＧＴＨ）は図面に示された如くのＬ
ＣＨである。
面図で、Ｎ型ウェーハ（１）の上にＮ−エピタキシャル
層を形成させ、Ｎ−エピタキシャル層内に六角形態のＰ
型領域（２，２’ および２″）を形成した後、上記Ｐ
型領域内の周辺に沿ってＮ９拡散領域（５，５’および
５″）を夫々形成させ、上記夫々のＮ４拡散領域（５，
５’ および５“）を導体（６，６″および６“）で結
合させる。その後、これらＰ型拡散領域（２、２’ お
よび２″）の間にはＮ＋領領域４）を所定深さで第１Ａ
図のセル構造のように六角形に形成させ、その上部に絶
縁層であるゲート酸化膜層（３）を形成させているがこ
れは順方向の導通の際、抵抗を減らす為のことで、従来
技術の一つの特徴でもある。従って、このような構造で
ゲート電極により形成されるチャンネルの長さ（Ｃ）Ｉ
ＡＮＮＥＬ ＬＥＮＧＴＨ）は図面に示された如くのＬ
ＣＨである。
第１Ｃ図は第１Ａ図の六角形のセル（２，２’ 、２
“）を抜粋図示したもので、電流の全体導通路となるこ
の六角形外周辺の長さ、すなわちチャンネル（Ｌｃｈ）
の垂直方向に形成される電流導通路の巾のチャンネル巾
（Ｗｃｈ）を算出すると、六角形の中心から一方の縁部
までの長さを“Ａ“とするとき、辺“Ｂ“の長さは 従って、辺′ＣＨの長さはビタゴラスの定理によって、 従って、六角形全体のチャンネル巾は上記等式一方第１
Ｄ図は従来のもう一つの四角形セルの構造で、これは正
四角形状であるので、各辺が２八として四つの辺を合わ
せれば全体チャンネルの巾はＷｃｈ２＝ ２ＡＸ ４
＝ ８Ａ ・・・（４）となる。
“）を抜粋図示したもので、電流の全体導通路となるこ
の六角形外周辺の長さ、すなわちチャンネル（Ｌｃｈ）
の垂直方向に形成される電流導通路の巾のチャンネル巾
（Ｗｃｈ）を算出すると、六角形の中心から一方の縁部
までの長さを“Ａ“とするとき、辺“Ｂ“の長さは 従って、辺′ＣＨの長さはビタゴラスの定理によって、 従って、六角形全体のチャンネル巾は上記等式一方第１
Ｄ図は従来のもう一つの四角形セルの構造で、これは正
四角形状であるので、各辺が２八として四つの辺を合わ
せれば全体チャンネルの巾はＷｃｈ２＝ ２ＡＸ ４
＝ ８Ａ ・・・（４）となる。
［発明が解決しようとする課題］
黙しながら、上記のセル構造においては、セル中心での
巾方向寸法の同じセルにおいて、上記正四角形のチャン
ネルの巾は正六角形のチャンネル巾より大きいものでは
あるが、その集積度が劣化されると云う問題があった。
巾方向寸法の同じセルにおいて、上記正四角形のチャン
ネルの巾は正六角形のチャンネル巾より大きいものでは
あるが、その集積度が劣化されると云う問題があった。
すなわち、この様なセルの構造によるとゲート電極によ
り形成されるチャンネルの巾に沿って電流導通能力が比
例されるため、同一のチップサイズ内において上記した
従来の構造のセルはその程集積度が下がり、素子の電流
導通能力には限界があった。
り形成されるチャンネルの巾に沿って電流導通能力が比
例されるため、同一のチップサイズ内において上記した
従来の構造のセルはその程集積度が下がり、素子の電流
導通能力には限界があった。
従って、本発明は上記した従来のセル構造（Ｃｅｌｌ
Ｃｏｎｆｉｇｕｒａｔｉｏｎ）を改善して集積度を高め
、チャンネル巾（ＣＩＩＡＮＮＥＬ ＷＩＤ丁■）を大
きくして許容電流容量を高めるように構成したＤ ＭＯ
ＳＦＥＴのセルを提供することにその目的がある。
Ｃｏｎｆｉｇｕｒａｔｉｏｎ）を改善して集積度を高め
、チャンネル巾（ＣＩＩＡＮＮＥＬ ＷＩＤ丁■）を大
きくして許容電流容量を高めるように構成したＤ ＭＯ
ＳＦＥＴのセルを提供することにその目的がある。
［課題を解決するための手段］
本発明によると、Ｎ型シリコン基板上に形成されたＮ−
エピタキシャル層にＰ型拡散領域を形成させるセルの構
造において、上記Ｐ型拡散領域は正六角形セルの一辺の
長さを半径とした円に内接する六角形の六つの辺の中で
互いに離れた三つの辺は外接する円周形状にし、上記各
々の三つの辺の間に位置する他の三つの辺は外接する円
周を六角形の夫々の辺に対称させた構造とし、 上記Ｐ型拡散領域内に形成されるＮ＋領領域上記のよう
な構造のＰ型拡散傾城の内側面に沿って内側に所定距離
だけ離れた状態で環形に形成して上記Ｎ０領域とＮ−エ
ピタキシャル層の間のＰ型拡散領域に形成されるセルの
全体チャンネルの巾を拡張させた構造を特徴とする。
エピタキシャル層にＰ型拡散領域を形成させるセルの構
造において、上記Ｐ型拡散領域は正六角形セルの一辺の
長さを半径とした円に内接する六角形の六つの辺の中で
互いに離れた三つの辺は外接する円周形状にし、上記各
々の三つの辺の間に位置する他の三つの辺は外接する円
周を六角形の夫々の辺に対称させた構造とし、 上記Ｐ型拡散領域内に形成されるＮ＋領領域上記のよう
な構造のＰ型拡散傾城の内側面に沿って内側に所定距離
だけ離れた状態で環形に形成して上記Ｎ０領域とＮ−エ
ピタキシャル層の間のＰ型拡散領域に形成されるセルの
全体チャンネルの巾を拡張させた構造を特徴とする。
一方、本発明によるセル構造は、特に、ＶＤＭＯ５（Ｖ
ｅｒｔｉｃａｌ Ｄｏｕｂｌｅ−ｄｉｆｆｕｓｅｄ Ｍ
ＯＳ） 、ＬＤＭＯＳ（Ｌａｔｅｒａｌ Ｄｏｕｂｌｅ
−ｄｉｆｆｕｓｅｄ ＭＯＳ） Ｖ ＭＯＳ（Ｖ−ｇ
ｒｏｏｖｅ Ｄｏｕｂｌｅ−ｄｉｆｆｕｓｅｄ ＭＯＳ
）およびＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂ
ｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等に適用して使
用されることは勿論であり、素子の電流導通能力を大幅
向上させ得る長所がある。
ｅｒｔｉｃａｌ Ｄｏｕｂｌｅ−ｄｉｆｆｕｓｅｄ Ｍ
ＯＳ） 、ＬＤＭＯＳ（Ｌａｔｅｒａｌ Ｄｏｕｂｌｅ
−ｄｉｆｆｕｓｅｄ ＭＯＳ） Ｖ ＭＯＳ（Ｖ−ｇ
ｒｏｏｖｅ Ｄｏｕｂｌｅ−ｄｉｆｆｕｓｅｄ ＭＯＳ
）およびＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂ
ｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等に適用して使
用されることは勿論であり、素子の電流導通能力を大幅
向上させ得る長所がある。
［作 用］
本発明によれば、上記構造によって、一定の集積度を維
持しながら、素子の電流導通能力が向上する。
持しながら、素子の電流導通能力が向上する。
［実施例］
以下、添附された図面を参考として本発明の詳細な説明
することにする。
することにする。
第２八図は本発明のセル構造を示したもので、従来の正
六角形セルと正四角形セルの構造に対して、単位面積当
りのセルの集積度を高め、セルの全体のチャンネル巾を
大きくする為に、セルの形態を、従来の正六角形セルの
各辺を図示された如く円形に処理して構成したものであ
る。
六角形セルと正四角形セルの構造に対して、単位面積当
りのセルの集積度を高め、セルの全体のチャンネル巾を
大きくする為に、セルの形態を、従来の正六角形セルの
各辺を図示された如く円形に処理して構成したものであ
る。
すなわち、正六角形に外接する円を描き、六角形の三つ
の辺は外接する円周形状に構成し、他の三つの辺は六角
形の辺を中心にして外接する円周に対称される構造に形
成させてなされたもので、本発明による環形のセル構造
の全体のチャンネル巾Ｗｃｈ３は円周の長さとほぼ同じ
である。ここで第２八図はセル中心中の寸法は第１Ｃ図
で示したと同様に２八となり、外接円の半径Ｂは式（１
）により従って、本発明によるセルの形態での全体チャ
ンネル巾Ｗｃｈ３は Ｗｃｈ３＝ ２ ｙｒ ｒ ここで２Ａはセルの中心中であり、πは３．１４１５９
２７ （円周率）である。
の辺は外接する円周形状に構成し、他の三つの辺は六角
形の辺を中心にして外接する円周に対称される構造に形
成させてなされたもので、本発明による環形のセル構造
の全体のチャンネル巾Ｗｃｈ３は円周の長さとほぼ同じ
である。ここで第２八図はセル中心中の寸法は第１Ｃ図
で示したと同様に２八となり、外接円の半径Ｂは式（１
）により従って、本発明によるセルの形態での全体チャ
ンネル巾Ｗｃｈ３は Ｗｃｈ３＝ ２ ｙｒ ｒ ここで２Ａはセルの中心中であり、πは３．１４１５９
２７ （円周率）である。
第２Ｂ図は本発明により形成されたセル（紗。
２０’ 、 ２０″）を多数Ｎ型ウェーへの上に集積
させて配列した状態の平面図で、ソース電極のＮ３拡散
領域（５，５″および５″）が点線のような環形構造で
Ｐ型シリコンの上部に形成され、各セルの実線と実線の
間にはゲート酸化膜（３）が形成され、セルの実線内側
は導体（６、６’ および６″）が形成されている。
させて配列した状態の平面図で、ソース電極のＮ３拡散
領域（５，５″および５″）が点線のような環形構造で
Ｐ型シリコンの上部に形成され、各セルの実線と実線の
間にはゲート酸化膜（３）が形成され、セルの実線内側
は導体（６、６’ および６″）が形成されている。
第２Ｃ図は第２Ｂ図の８−８ ’ 部分を切取った状態
の拡大断面図で、第１Ａ図および第１Ｂ図で重複される
部分に対する説明は省略し、概略的に察して見ると、Ｎ
型ウェーハ（１）にＮ−エピタキシャル成長層を形成さ
せ、Ｐ型拡散領域（２０，２０’ および２０”）を第
２Ａ図に説明された如き本発明によるセル構造の形態に
従って所定の深さだけ形成する。その後、上記夫々のＰ
型拡散領域（２０，２０’ および２０″）の側面両側
に沿って各々環形のＮ＋拡散領域（５、５’ および５
＃）が形成され、上記夫々のＮ＋拡散領域は各々導体（
６，８’ および６″）で結合される。その後、上記導
体（８，６’ および６″）の間には絶縁層であるゲー
ト電極用酸化物層（３）を第２Ｂ図に示した形態に形成
した。
の拡大断面図で、第１Ａ図および第１Ｂ図で重複される
部分に対する説明は省略し、概略的に察して見ると、Ｎ
型ウェーハ（１）にＮ−エピタキシャル成長層を形成さ
せ、Ｐ型拡散領域（２０，２０’ および２０”）を第
２Ａ図に説明された如き本発明によるセル構造の形態に
従って所定の深さだけ形成する。その後、上記夫々のＰ
型拡散領域（２０，２０’ および２０″）の側面両側
に沿って各々環形のＮ＋拡散領域（５、５’ および５
＃）が形成され、上記夫々のＮ＋拡散領域は各々導体（
６，８’ および６″）で結合される。その後、上記導
体（８，６’ および６″）の間には絶縁層であるゲー
ト電極用酸化物層（３）を第２Ｂ図に示した形態に形成
した。
本発明によって形成された垂直形Ｄ ＭＯＳＦＥＴの動
作を察して見ると、第２Ｃ図の下部Ｎ型領域は図示され
なかったがドレーン電極に接続され、上部の各々のＰ壁
領域（２０，２０’ および２Ｑ”）の内の側面内側に
形成されたＮ１領域（５、５’ および５″）各々は導
体（６）で連結されてソース電極に接続される。又、Ｐ
型拡散領域（２０）とＰ型拡散領域（２０’ ）の間の
Ｎ−領域上部に形成された酸化物層（３）がゲート電極
酸化膜として作用する。従りて、酸化物層（３）の上部
に位置するゲート電極によりＮ′″領域（５，５’ お
よび５″）とＮ−領域の間のＰ壁領域（２０，２０’
および２０″）にチャンネル（ＬＣ）ｌ’ ）が形成さ
れて、電流がドレーン電極からソース電極へ伝達される
。
作を察して見ると、第２Ｃ図の下部Ｎ型領域は図示され
なかったがドレーン電極に接続され、上部の各々のＰ壁
領域（２０，２０’ および２Ｑ”）の内の側面内側に
形成されたＮ１領域（５、５’ および５″）各々は導
体（６）で連結されてソース電極に接続される。又、Ｐ
型拡散領域（２０）とＰ型拡散領域（２０’ ）の間の
Ｎ−領域上部に形成された酸化物層（３）がゲート電極
酸化膜として作用する。従りて、酸化物層（３）の上部
に位置するゲート電極によりＮ′″領域（５，５’ お
よび５″）とＮ−領域の間のＰ壁領域（２０，２０’
および２０″）にチャンネル（ＬＣ）ｌ’ ）が形成さ
れて、電流がドレーン電極からソース電極へ伝達される
。
以上のような本発明のセル構造によると、電流の伝達通
路となるチャンネルの巾を大きくすることで電流の伝達
能力が向上され得るが、第１Ｃ図と第２Ａ図のチャンル
巾の比率をパーセントに示すと式（３）および式（５）
によって、 本発明構造の 従来六角形の ＝５（零） ・・・（６）となる
。
路となるチャンネルの巾を大きくすることで電流の伝達
能力が向上され得るが、第１Ｃ図と第２Ａ図のチャンル
巾の比率をパーセントに示すと式（３）および式（５）
によって、 本発明構造の 従来六角形の ＝５（零） ・・・（６）となる
。
すなわち、本発明のセル構造によると上記式（６）で判
る如〈従来の六角形セル構造より５％くらいチャンネル
巾が増え、従来の六角形セル構造と同一の集積度を維持
しながら電流の導通能力が増える。
る如〈従来の六角形セル構造より５％くらいチャンネル
巾が増え、従来の六角形セル構造と同一の集積度を維持
しながら電流の導通能力が増える。
［発明の効果］
上記の如く、本発明により形成されたセルの構造を上記
説明したＶＤＭＯ５以外ニＶ ＭＯＳ 、 １０ＭＯＳ
。
説明したＶＤＭＯ５以外ニＶ ＭＯＳ 、 １０ＭＯＳ
。
ＩＧＢＴ等にも適用すれば、従来のセル構造より、同一
のチップサイスでの単位面積当りの周辺長さ、すなわち
、チャンネルの巾を増加させ得ることになって高い電流
密度と共に素子の導通能力が向上出来、高集積化に寄与
出来るので、大電流を持たなければならない半導体素子
設計および製作の際、電流系統の設計が容易に得られる
等多大な特性を持つことになる。ここで注意すべきこと
は本発明による構造の技術思想はＶＤ ＭＯＳＦＥＴの
セルに適用して説明したが、冒頭でも述べた如く１０Ｍ
ＯＳ ％Ｖ ＭＯＳ 、およびＩＧＢＴ等の半導体素子
にも通用出来ることは勿論である。
のチップサイスでの単位面積当りの周辺長さ、すなわち
、チャンネルの巾を増加させ得ることになって高い電流
密度と共に素子の導通能力が向上出来、高集積化に寄与
出来るので、大電流を持たなければならない半導体素子
設計および製作の際、電流系統の設計が容易に得られる
等多大な特性を持つことになる。ここで注意すべきこと
は本発明による構造の技術思想はＶＤ ＭＯＳＦＥＴの
セルに適用して説明したが、冒頭でも述べた如く１０Ｍ
ＯＳ ％Ｖ ＭＯＳ 、およびＩＧＢＴ等の半導体素子
にも通用出来ることは勿論である。
第１Ａ図はＮ１ウェーへの上に従来の六角形セルを形成
させた状態の断面図、 第１Ｂ図は第１Ａ図の八−Ａ’ 部分を切取った状態を
図示した断面図、 第１Ｃ図は第１Ａ図の中で一つの六角形セルの模式第１
Ｄ図は従来の他の形態の四角形セルの模式図、 第２Ａ図は本発明によるＤ ＭＯＳＦＥＴの一つのセル
の模式図、 第２Ｂ図は本発明によるセルをＮ型ウェーへの上に集積
させた状態の平面図、 第２Ｃ図は第２Ｂ図のＢ−８’ 部分を切取った状態を
示した断面図である。 １…Ｎ型ウエーハ、 ２、２’ 、２’・・・正六角形セル、３・・・ゲート
酸化膜層、 ５、５’ 、５”・・・Ｎ０拡散領域、６、 ６’
、６” ・・・導体、 ２０、２０’ 、 ２０“・・・Ｐ型拡散領域。
させた状態の断面図、 第１Ｂ図は第１Ａ図の八−Ａ’ 部分を切取った状態を
図示した断面図、 第１Ｃ図は第１Ａ図の中で一つの六角形セルの模式第１
Ｄ図は従来の他の形態の四角形セルの模式図、 第２Ａ図は本発明によるＤ ＭＯＳＦＥＴの一つのセル
の模式図、 第２Ｂ図は本発明によるセルをＮ型ウェーへの上に集積
させた状態の平面図、 第２Ｃ図は第２Ｂ図のＢ−８’ 部分を切取った状態を
示した断面図である。 １…Ｎ型ウエーハ、 ２、２’ 、２’・・・正六角形セル、３・・・ゲート
酸化膜層、 ５、５’ 、５”・・・Ｎ０拡散領域、６、 ６’
、６” ・・・導体、 ２０、２０’ 、 ２０“・・・Ｐ型拡散領域。
Claims (1)
- 【特許請求の範囲】 １）Ｎ型シリコン基板の上にＮ−エピタキシャル層が形
成され、該Ｎ−エピタキシャル層にＰ型拡散領域が所定
の深さで形成され、前記Ｐ型拡散領域の内側周辺に沿っ
て一定の巾を有するＮ＾＋領域が形成され、ゲートに印
加される電圧により前記Ｎ＾＋領域と前記Ｎ−エピタキ
シャル層との間の前記Ｐ型拡散領域にチャンネルが形成
されるように構成されたＤＭＯＳＦＥＴセルに於いて、 上記Ｐ型拡散領域は、平面上、正六角形の六つの辺の中
で互いに離れた三つの辺を当該正六角形に外接する円の
円周形状に形成し、前記三つの辺の間に位置した他の三
つの辺を前記外接する円の円周を前記正六角形の各辺に
対称させた構造に形成し、 前記Ｐ型拡散領域内に形成されるＮ＾＋領域は当該Ｐ型
拡散領域の内側面に沿って所定距離だけ内側に離れた状
態で環形に形成してセル全体のチャンネル巾を拡張させ
た構造であることを特徴とするＤＭＯＳＦＥＴセル。 ２）上記の構造を有するセルを高集積化させるために多
数配列しながら、上記多数のセルの外接辺と内接辺の突
出部および凹部が互いに一定距離を維持したまま四方連
続柄の形態に配列されたことを特徴とする特許請求の範
囲第１項記載のＤＭＯＳＦＥＴセル。 ３）特許請求の範囲第１項によって形成された構造を有
する多数のセルで製造されたことを特徴とする半導体素
子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1988-7747 | 1988-06-27 | ||
| KR1019880007747A KR910004318B1 (ko) | 1988-06-27 | 1988-06-27 | 수직형 d mos 트랜지스터의 셀 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0298172A true JPH0298172A (ja) | 1990-04-10 |
| JPH0671088B2 JPH0671088B2 (ja) | 1994-09-07 |
Family
ID=19275535
Family Applications (1)
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|---|---|---|---|
| JP1158467A Expired - Fee Related JPH0671088B2 (ja) | 1988-06-27 | 1989-06-22 | Ｄ ｍｏｓｆｅｔセル |
Country Status (6)
| Country | Link |
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| JP (1) | JPH0671088B2 (ja) |
| KR (1) | KR910004318B1 (ja) |
| DE (1) | DE3920010C2 (ja) |
| IT (1) | IT1230901B (ja) |
| NL (1) | NL191913C (ja) |
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| US5139621A (en) * | 1990-06-11 | 1992-08-18 | Mobil Oil Corporation | Azeotropic distillation process for recovery of diamondoid compounds from hydrocarbon streams |
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| US9508596B2 (en) | 2014-06-20 | 2016-11-29 | Vishay-Siliconix | Processes used in fabricating a metal-insulator-semiconductor field effect transistor |
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| US4705759B1 (en) * | 1978-10-13 | 1995-02-14 | Int Rectifier Corp | High power mosfet with low on-resistance and high breakdown voltage |
| US4593302B1 (en) * | 1980-08-18 | 1998-02-03 | Int Rectifier Corp | Process for manufacture of high power mosfet laterally distributed high carrier density beneath the gate oxide |
| US4680853A (en) * | 1980-08-18 | 1987-07-21 | International Rectifier Corporation | Process for manufacture of high power MOSFET with laterally distributed high carrier density beneath the gate oxide |
| FR2531572A1 (fr) * | 1982-08-09 | 1984-02-10 | Radiotechnique Compelec | Dispositif mos a structure plane multicellulaire |
| FR2537780A1 (fr) * | 1982-12-08 | 1984-06-15 | Radiotechnique Compelec | Dispositif mos fet de puissance a structure plane multicellulaire |
| JPS60130508A (ja) * | 1983-12-20 | 1985-07-12 | Lion Corp | 毛髪化粧料組成物 |
| DE3688057T2 (de) * | 1986-01-10 | 1993-10-07 | Gen Electric | Halbleitervorrichtung und Methode zur Herstellung. |
| US4823176A (en) * | 1987-04-03 | 1989-04-18 | General Electric Company | Vertical double diffused metal oxide semiconductor (VDMOS) device including high voltage junction exhibiting increased safe operating area |
-
1988
- 1988-06-27 KR KR1019880007747A patent/KR910004318B1/ko not_active IP Right Cessation
-
1989
- 1989-06-09 US US07/364,262 patent/US4982249A/en not_active Expired - Lifetime
- 1989-06-20 DE DE3920010A patent/DE3920010C2/de not_active Expired - Fee Related
- 1989-06-22 IT IT8920962A patent/IT1230901B/it active
- 1989-06-22 JP JP1158467A patent/JPH0671088B2/ja not_active Expired - Fee Related
- 1989-06-23 NL NL8901599A patent/NL191913C/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR900001039A (ko) | 1990-01-31 |
| NL8901599A (nl) | 1990-01-16 |
| JPH0671088B2 (ja) | 1994-09-07 |
| DE3920010C2 (de) | 1993-10-07 |
| NL191913C (nl) | 1996-10-04 |
| DE3920010A1 (de) | 1989-12-28 |
| NL191913B (nl) | 1996-06-03 |
| US4982249A (en) | 1991-01-01 |
| IT8920962A0 (it) | 1989-06-22 |
| IT1230901B (it) | 1991-11-08 |
| KR910004318B1 (ko) | 1991-06-25 |
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