JPH0293734A - 情報処理装置における誤り検出方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 本発明は、情報処理装置における誤り検知、すなわちパ
リティチェック方法に関するものである。

〔従来の技術〕

誤り検出に関し、従来は、特開昭６２−１８４３０号公
報に記載のようにアドレスをデコードするのみでパリテ
イビットの有無を判断している。

従来の誤り検出方法を第２図にて説明する。

先ず、ＣＰＵ４で指定された外部レジスタ１ａ〜１ｎの
データは、読出しパス２を経て、パリティチェック部３
に入力される。前述のパリティチェック部３ではこれら
の外部レジスタ１ａ〜１ｎのパリティビットの有無にか
かわらず、パリティチェックが行われる。但し、パリテ
ィチェック部３の出力は、この時点では意味をもたない
。一方、アドレス・デコーダ５は、ＣＰＵ４が指定した
アドレスをデコードすることにより、パリティビットを
有する外部レジスタ１ａ〜１ｎが選択されたかどうか判
定する０次に、誤り検出部６ではパリティチェック部３
及びアドレス・デコーダ５からの出力が入力され、前述
のパリティチェック部３の出力がパリティエラーを示し
、かつ前述のアドレス・デコーダ５からの出力がパリテ
ィビットを有する外部レジスタが選択されたことを示し
た場合のみ、パリティチェックにより誤りを検出したと
して誤り検出部６が動作する。

従って、パリティビットを有する外部レジスタについて
のみ、誤り検出をすることが可能である。

〔発明が解決しようとする課題〕

上記従来技術では、外部レジスタのパリティビットの有
無をＣＰＵから提供されるアドレスのみで判断している
ため、ある外部レジスタについてパリティチェックを行
うべくパリティビットを付加しようとした場合、逆にパ
リティチェック不用につきパリティビットを削除したい
場合には、アドレス・デコーダも同時に変更しなければ
ならず、特に前述アドレス・デコーダ部を含んだ部分を
ＬＳｉ化している場合前述変更に対し、ＬＳｉを再製し
なければならない。

本発明の目的は誤り検出部全体のＬＳｉ化を考慮し、誤
り検出のハードウェアに汎用性をもたせ、前述の変更に
対してもハードウェアの変更が不要である情報処理装置
における誤り検出方法を提供することにある。

〔課題を解決するための手段〕

上記目的は、プログラムにより任意に設定され指定され
た外部レジスタについてパリティチェック許可、禁止を
記憶するパリティチェック・イネーブルレジスタを設け
、プログラムの初期設定で、パリティビットを有する外
部レジスタに対応するパリティチェック・イネーブルレ
ジスタにはパリティチェック許可を、パリティビットが
無い外部レジスタに対応するパリティチェック・イネー
ブルレジスタにはパリティチェック禁止を与えることで
達成される。

〔作用〕

パリティビットが無い外部レジスタに対応するパリティ
チェック・イネーブルレジスタをパリティチェック禁止
に設定しておくことにより、パリティチェック部がパリ
ティエラーを示す場合でもパリティビット有を示すアド
レス・デコーダの出力をキャンセルすることが可能とな
り、誤り検出部でパリティエラーとすることはなくシ従
ってパリティビットがある外部レジスタとパリティビッ
トがない外部レジスタを同一読出しパスに接続し、ある
いは、外部レジスタのパリティビットを付加したり、削
除したりすることを自由に行なえる。

〔実施例〕

以下、本発明の一実施例を第１図により説明する。なお
１本実施例では１つの外部レジスタについてパリティチ
ェックの許可、禁止の切替を可能とさせる場合を示すが
、パリティチェックの許可。

禁止の切替を可能とさせる外部レジスタが複数の場合で
も同様である。

先ず、プログラムの初期設定にて外部レジスタ１ａのパ
リティチェックを許可するか禁止するかを決定する。こ
のプログラムはＣ−ＰｔＪ４からの命令としてパリティ
チェック・イネーブルレジスタ７ａに書込まれ外部され
る。ＣＰＵ４から外部レジスタ１ａの読出し命令が出さ
れると外部レジスタ１ａのデータは、読出しバス２を経
て、パリティチェック部３に入力される。前述のパリテ
ィチェック部３では外部レジスタ１ａのパリティビット
の有無にかかわらず、パリティチェックが行なわれる。

一方、アドレス・デコーダ５は、ＣＰＵ４が指定したア
ドレスをデコードすることにより。

パリティビットを有する外部レジスタが選択されたかど
うか判定する。一方、プログラムでパリティチェックの
許可・禁止を切替可能とさせる外部レジスタ１ａについ
ては、パリティビットの有無にかかわらず、パリティチ
ェックを行うべくパリティビットが有ると判定させるよ
うにパリティチェック・イネーブルレジスタ７ａに設定
しであるのでアドレス・デコーダ５の出力は、プログラ
ムの初期設定にてあらかじめパリティチェックの許可・
禁止が設定され記憶しているパリティチェック・イネー
ブルレジスタ７ａの出力とともにＡＮＤゲート８ａに入
力される６次に、誤り検出部６ではパリティチェック部
３及び前述ＡＮＤゲート８ａからの出力が入力され、前
述のパリティチェック部３の出力がパリティエラーを示
し、かつ、前述のＡＮＤゲート８ａの出力が論理値「１
」を示す場合、すなわち、アドレス・デコーダ５の出力
が外部レジスタ１ａが選択されたことを示し、かつ、外
部メモリ１ａのパリティチェックの許可・禁止を記憶す
るパリティチェック・イネーブルレジスタ７ａの出力が
パリティチェック許可を示す場合のみ、パリティチェッ
クの誤りを検出したとして誤り検出部６が動作する。前
述パリティチェック・イネーブルレジスタ７ａの出力が
パリティチェック禁止を示す場合は、パリティチェック
不用ということであるので前述ＡＮＤゲー）−８ａの出
力が論理値「Ｏ」を示すため１例えば、パリティチェッ
ク部３の出力がパリティエラーを示し、かつ、アドレス
・デコーダ５の出力が外部レジスタ１ａが選択されたこ
とを示した場合でも誤り検出部６が動作することはない
。

従って、パリティビットがない外部レジスタが読出しパ
ス２に接続されていても、誤り検出部６は、その外部レ
ジスタについて、パリティチェックの結果、誤りありと
誤検出するようなことはない。

また、外部レジスタ１８〜１ｎのパリティビットを付加
したり、削除する時は、パリティチェック・イネーブル
レジスタ７ａにおけるパリティチェック許可・禁止の設
定を併せて変更するだけで良い。

〔発明の効果〕

以上のように、本発明によれば、外部レジスタのパリテ
ィチェックの許可・禁止をプログラムの初期設定により
与え、外部レジスタのパリティピッ１〜の有無を判定さ
せることも可能としたため、ハードウェアの汎用性が増
し、外部メモリのパリティビットの付加・削除という変
更が発生した場合でも柔軟に対応することが可能となる
。

【図面の簡単な説明】

第１図は本発明の一実施例になる誤り検出方法ブロック
図、第２図は従来例の誤り検出方法のブロック図を示す
。 １ａ〜１ｎ・・・外部レジスタ、２・・・読出しバス、
３１．・パリティチェック部、４・・・ＣＰＵ　（マイ
クロプロセッサ）、５・・・アドレスデコーダ、６・・
・誤り検出部、７・・・パリティチェック・イネーブル
レジスタ、８・・・ＡＮＤゲート。

Claims (1)

【特許請求の範囲】
1. １、パリテイビットを有する第１の外部レジスタとパリ
   テイビットを有しない第２の外部レジスタのうち少なく
   とも１種の外部レジスタと、該外部レジスタに接続され
   た読出しパスと、前記読出しパスに接続され前記外部レ
   ジスタのパリテイチェックを行うためのパリテイチェッ
   ク部と、前記外部レジスタを選択するアドレス・デコー
   ダと、プログラムにより任意に設定され指定の外部レジ
   スタアドレスについてパリテイチェック許可・禁止を記
   憶するパリテイチェック・イネーブルレジスタと、前記
   アドレス・デコーダの出力と前記パリテイチェック・イ
   ネーブルレジスタの出力をＡＮＤした出力と前記パリテ
   イチェック部の出力によつて誤り検出する誤り検出部と
   を備え、前記パリテイチェック部の出力がパリテイエラ
   ーを示し、かつ、前記パリテイチェック、イネーブルレ
   ジスタの出力と前記アドレス・デコーダの出力のＡＮＤ
   条件が成り立つ場合に、誤り検出を行うようにすること
   を特徴とする情報処理装置における誤り検出方法。